[发明专利]用以减少在集成电路内的静电放电保护的占用面积的方法和装置

说明书

技术领域

本发明涉及集成电路(IC)，并且尤其是有关于一种用以保护一输入/输出(I/O)电路内的元件不受到静电放电(ESD)影响的技术。

背景技术

许多IC是由位于一半导体基板的单一芯片上数百万个像是晶体管、电阻器、电容器以及二极管的互连装置所组成。互补金属氧化半导体(CMOS)电路及制作技术常运用于复杂IC。CMOS电路利用P信道金属氧化半导体(PMOS)及N通道金属氧化半导体(NMOS)装置以实作像是逻辑和输入/输出(I/O)区块的功能。

一I/O区块是一IC中的一电路，此者连往于其他IC接收或发送数据。信号可为差分性(亦即在不同的I/O脚针上同时地提供一HI/LOW或LOW/HI信号)或单端性(亦即在一单一脚针上提供一HI信号或一LOW信号)。在一些IC里，I/O区块可运作于差分信号或单端信号上。当I/O区块运作于差分模式下时，会提供一晶粒上差分终结以藉一适当阻抗(负载电阻器)来终结该差分路径。而当该I/O区块运作于单端模式下时，即关闭该差分终结。

使用者通常能够接取到I/O焊衬，这使得I/O电路内的元件容易遭受到静电放电(ESD)的伤害。具有I/O电路的IC通常必须要通过一ESD规格，其中一人体模型(HBM)、一机器模型(MM)或一充电装置模型(CDM)是经充电至一额定电压(即如对于一HBM为数kV，对于一MM为100-200V，或者对于一CDM为数百伏特)，然后予以放电至该I/O焊衬上。当一经充电HBM或CDM被连接至该I/O区块的一焊衬时所出现的电流冲入可能会摧毁像是场效晶体管(FET)的元件，并且损害或摧毁该I/O电路的功能性。现既已发展出多项技术以利保护不受到ESD的损害。

相对于电路接地来说，一ESD可为负电压或正电压。在一CMOS I/O电路里会运用到对于PMOS装置及NMOS装置两者的ESD保护。其一技术为在一焊衬与接地之间连接一ESD构件(即如二极管或硅质控制整流器(SCR))，并且在该焊衬与一电压供应器，像是V_CCO，之间连接另一ESD构件以供将与一正或负ESD事件(迅击)相关联的电流予以放电。利用一(或多个)SCR的技术通常包含一经串接在该SCR与数据输入之间的电阻器，该者可发展出偏压以在一ESD事件的过程中触发该SCR，然而如此也会造成信号区分度的劣化。

另一种方式是利用一在接地与该输入脚针之间是与一二极管相平行的SCR。若出现一正(电压)ESD事件，则一位在该SCR与下游电路构件之间的串接电阻器可偏压该SCR以行放电，并且若出现负ESD事件，则该二极管按相反崩溃进行电流放电(或反是)。然而，在正常操作过程中该串接电阻器亦会造成信号强度劣化。

传统的ESD构件相当庞大以利于处置放电电流而不致遭受损害。差分驱动器经常为一低电压并且相当地微弱(小型)的装置，除在一差分/单端可选择的I/O中对于单端驱动器的保护以外，亦须要求ESD保护。而在拥有相当大量I/O焊衬的IC里，像是现场可程序化闸极阵列(FPGA)，对所有容易受到ESD损害的I/O元件提供ESD保护确会耗占显著的硅质面积。

另一种方式则是利用硅化物区块技术，这基本上是提高对于汲极电流的阻抗(即如类似于一镇流电阻器)，因而来自一ESD事件的电流会被从该FET的汲极导通至该电井或基板内，同时进一步流至接地或V_CCO脚针。

故而希望能够以较少的硅质面积来对I/O电路元件提供ESD保护。

发明内容