[发明专利]具有隐式混合操作数的数字信号处理引擎

权利要求书

1.一种处理器，其包括：

至少一个乘法器单元，其可经控制以在带正负号模式、不带正负号模式或混合正负号模式中运算；

乘法器单元模式解码器，其与所述乘法器单元耦合，接收第一及第二操作数的位置信息，其中所述乘法器模式解码器控制所述乘法器单元以在所述混合正负号模式中时取决于所述位置信息而在带正负号模式、不带正负号模式或组合的带正负号/不带正负号模式中运算。

2.根据权利要求1所述的处理器，其中所述乘法器单元包括可控制以执行两个输入操作数的带正负号乘法、不带正负号乘法或混合正负号乘法的n位乘法器。

3.根据权利要求1所述的处理器，其中所述乘法器单元包括：

乘法器数据预处理器，其耦合到所述乘法器单元以独立地对所述两个输入操作数进行正负号或零扩展，及

带正负号乘法器。

4.根据权利要求3所述的处理器，其中所述带正负号乘法器为n+1位乘法器。

5.根据权利要求1所述的处理器，其进一步包括用以选择所述带正负号模式、所述不带正负号模式或所述混合正负号模式的控制寄存器，在所述混合正负号模式中执行带正负号乘法、不带正负号乘法或组合的带正负号/不带正负号乘法的自动选择。

6.根据权利要求1所述的处理器，其中所述位置信息包括寄存器是来自多个工作寄存器的奇数寄存器还是偶数寄存器。

7.根据权利要求1所述的处理器，其中第一及第二操作数由数据存储器供应，且所述位置信息包括地址是存储器中的奇数地址还是偶数地址。

8.根据权利要求2所述的处理器，其中所述第一操作数选自第一组的两个相连寄存器，且所述第二操作数选自第二组的两个相连寄存器。

9.根据权利要求1所述的处理器，其进一步包括具有适应至少由所述乘法器产生的结果的大小的大小的桶式移位器。

10.根据权利要求9所述的处理器，其进一步包括与至少一个累加器及所述桶式移位器耦合的加法器，其中所述乘法器、累加器、桶式移位器为数字信号处理(DSP)引擎的一部分。

11.根据权利要求10所述的处理器，其进一步包括耦合在所述乘法器与所述桶式移位器之间的结果扩展单元及与所述结果扩展单元耦合的零回填单元。

12.根据权利要求10所述的处理器，其进一步包括与所述累加器耦合的舍入逻辑。

13.根据权利要求10所述的处理器，其中所述DSP引擎为具有多个16位寄存器的16位DSP引擎，且其中所述桶式移位器及所述累加器各自包括40位。

14.根据权利要求10所述的处理器，其进一步包括微控制器单元，其中至少所述乘法器由所述微控制器单元与所述DSP共享以执行算术微控制器指令。

15.根据权利要求3所述的处理器，其中

在带正负号模式中，所述乘法器数据预处理器对所有输入数据进行带正负号扩展，

在不带正负号模式中，乘法器数据预处理器对所有输入数据进行零扩展，且

在混合正负号模式中，所述乘法器模式解码器引导所述乘法器数据预处理器以在输入的源为奇数寄存器编号或奇数存储器地址的情况下对所述输入进行正负号扩展，或者在输入的源为偶数寄存器编号或偶数存储器地址的情况下对所述输入进行零扩展。

16.一种用于在处理器中执行乘法的方法，其包括以下步骤

将来自第一位置的第一n位操作数提供到乘法器单元，其中所述乘法器单元可经控制以在带正负号模式、不带正负号模式或组合的带正负号/不带正负号模式中运算；

将来自第二位置的第二操作数提供到所述乘法器单元；

解码所述第一及第二操作数的所述位置并控制所述乘法器单元以在其中取决于所述位置而执行带正负号乘法、不带正负号乘法或组合的带正负号/不带正负号乘法的混合模式中运算。

17.根据权利要求16所述的方法，其中将所述第一及第二操作数存储于寄存器中，且所述位置包括寄存器是来自多个工作寄存器的奇数寄存器还是偶数寄存器。

18.根据权利要求16所述的方法，其中由数据存储器供应第一及第二操作数，且所述位置包括地址是存储器中的奇数地址还是偶数地址。