[发明专利]具有隐式混合操作数的数字信号处理引擎

说明书

相关申请案交叉参考

本申请案主张2009年5月27日提出申请的标题为“具有隐式混合正负号操作数的数字信号处理(DSP)引擎(DIGITAL SIGNAL PROCESSING(DSP)ENGINE WITH IMPLICIT MIXED SIGN OPERANDS)”的第61/181,468号美国临时申请案的权益，所述临时申请案的全文并入本文中。

技术领域

本申请案涉及数字信号处理器(DSP)的数字信号处理器引擎及/或微处理器或微控制器的中央处理单元(CPU)。

背景技术

DSP引擎必须快速地进行数学计算。然而，当涉及某些计算的精确度时，会做出折衷。举例来说，通常将16位DSP引擎限制于16位数学运算。然而，32位运算可由硬件支持且可通过相应编程来实施。为此目的，举例来说，许多16位DSP引擎提供大得多的累加器(例如40位累加器)及可适应较高精确度的硬件。这些硬件结构与乘法器的组合可用于执行较高位乘法，例如16位DSP引擎中的32×32位乘法。尽管如此，此些运算仍可显著地使处理速度减慢，尤其是在需要许多高精确度的乘法时。举例来说，快速傅里叶变换(FFT)运算需要许多此种运算且因此可需要大量处理时间。专用的32位乘法器需要显著量的芯片占用面积且因此将增加成本。此外，将需要新的指令来操作此额外硬件。

在现有DSP核心中需要一种在不必改变指令集且对现有硬件做出最小改变的情况下经改进的DSP数学能力。

发明内容

根据一实施例，一种处理器可包括：至少一个乘法器单元，其可经控制以在带正负号模式、不带正负号模式或混合正负号模式中运算；乘法器单元模式解码器，其与所述乘法器单元耦合，接收第一及第二操作数的位置信息，其中所述乘法器模式解码器控制所述乘法器单元以在所述混合正负号模式中时取决于所述位置信息而以在带正负号模式、不带正负号模式或组合的带正负号/不带正负号模式中运算。

根据另一实施例，所述乘法器单元包括可控制以执行两个输入操作数的带正负号乘法、不带正负号乘法或混合正负号乘法的n位乘法器。根据另一实施例，所述乘法器单元可包括：乘法器数据预处理器，其耦合到所述乘法器单元以独立地对所述两个输入操作数进行正负号或零扩展；及带正负号乘法器。根据另一实施例，所述带正负号乘法器可为n+1位乘法器。根据另一实施例，所述处理器可进一步包括用以选择所述带正负号模式、所述不带正负号模式或所述混合正负号模式的控制寄存器，在所述混合正负号模式中执行带正负号乘法、不带正负号乘法或组合的带正负号/不带正负号乘法的自动选择。根据另一实施例，所述位置信息可包括寄存器是来自多个工作寄存器的奇数寄存器还是偶数寄存器。根据另一实施例，第一及第二操作数可由数据存储器供应，且所述位置信息包括地址是存储器中的奇数地址还是偶数地址。根据另一实施例，所述第一操作数可选自第一组的两个相连寄存器，且所述第二操作数可选自第二组的两个相连寄存器。根据另一实施例，所述处理器可进一步包括具有适应至少由所述乘法器产生的结果的大小的大小的桶式移位器。根据另一实施例，所述处理器可进一步包括与至少一个累加器及所述桶式移位器耦合的加法器，其中所述乘法器、累加器、桶式移位器为数字信号处理(DSP)引擎的一部分。根据另一实施例，所述处理器可进一步包括耦合在所述乘法器与所述桶式移位器之间的结果扩展单元及与所述结果扩展单元耦合的零回填单元。根据另一实施例，所述处理器可进一步包括与所述累加器耦合的舍入逻辑。根据另一实施例，所述DSP引擎可为具有多个16位寄存器的16位DSP引擎，且其中所述桶式移位器及所述累加器各自包括40位。根据另一实施例，所述处理器可进一步包括微控制器单元，其中至少所述乘法器由所述微控制器单元与所述DSP共享以执行算术微控制器指令。根据另一实施例，在带正负号模式中，所述乘法器数据预处理器对所有输入数据进行带正负号扩展；在不带正负号模式中，乘法器数据预处理器对所有输入数据进行零扩展；且在混合正负号模式中，所述乘法器模式解码器引导所述乘法器数据预处理器以在输入的源为奇数寄存器编号或奇数存储器地址的情况下对所述输入进行正负号扩展，或者在输入的源为偶数寄存器编号或偶数存储器地址的情况下对所述输入进行零扩展。