[发明专利]低速、负载无关、受控转换速率、没有直流电力消耗的输出缓冲器

说明书

技术领域

本发明涉及CMOS输出缓冲器，并且具体涉及具有受控转换速率的输出缓冲器，其相对于电容性负载无关并且不消耗直流DC电力。

背景技术

输出缓冲器必须足够快，从而与缓冲器发送的信号的高数据速率相匹配，但是输出缓冲器必须足够慢，从而不会导致与附近电子器件之间的EMI(电磁干扰)。“足够快”和“足够慢”是指上升沿和下降沿的速度。本领域中使用的“转换速率”、边沿“上升和下降时间”等术语可能具有不同的定义，但是它们在本发明中是彼此可互换的。

输出负载电容对转换速率具有实质的影响。对于20/1的电容性负载变化，现有技术的转换速率可以成比例地变化或者甚至更大，这取决于与该负载电容一起操作的等效电阻。

图1例示了在10pF、75pF和150pF电容性负载的情况下，现有技术中的输出缓冲器的电压曲线。因此，例如，如果输入方波，则在10pF负载电容的情况下，输出边沿上升和下降时间10为大约1纳秒，在150pF负载电容的情况下，输出边沿上升和下降时间增大到24纳秒。在该例子中，输出电容方面15:1的增大导致了24:1的边沿减缓。

现有技术的限制包括：1纳秒的边沿时间可能产生对其它电子器件具有不利影响的EMI噪声，以及，在具有较大负载电容的情况下，缓慢的边沿上升和下降时间不能满足所涉及的信号的数据速率。

美国专利No.5,748,019(‘019，由加州圣何塞的VLSI技术公司所有)对负载电容进行补偿。然而，该‘019专利利用参考电压源、电流源和电容性反馈。但是，该‘019专利利用恒定消耗直流(DC)电流的电压参考，以及还利用电容器和电流源，从而把该专利与本发明区分开。

具有这样一种输出缓冲器是有利的：该输出缓冲器的输出边沿时间在电容性负载变化的情况下基本保持恒定；该输出缓冲器足够慢，从而不致产生EMI干扰，但是又足够快，从而能够满足所涉及的电路的数据速率。例如，当负载分别为10-200pF电容的情况下，输出缓冲器的边沿上升和下降时间为大约20-40纳秒。

发明内容

本发明提供了一种电容性反馈电路，相对于现有技术，该电容性反馈电路在电容性负载进行实质变化时能显著地减小转换速率的变化。

为缓冲器输出处的正电压边沿和负电压边沿都形成单独的RC(电阻/电容)网络。这些RC被布置为提供负反馈，从而与负载电容相对无关地控制转换速率。

作为例示，本发明提供了单个反相器输入，并且负载电容和反馈电容的充电和放电通过相同的输出晶体管进行。电流通过反馈电容到达输出晶体管的栅极或控制输入端的方式减缓了输出晶体管的导通、减小了到负载电容的电流，从而减慢了输出电压的边沿上升和下降时间。最终结果是使得转换速率与负载电容相对无关。描述该效应的一种方式为：反馈电流依赖于负载电容电流。随着传送更多负载电流，负反馈电流使得负载电流的增加速率减小。

作为例示，本发明采用PMOS和并联的“原生(native)NMOS晶体管”的组合作为反馈电容。本实施例提供更干净的输出上升和下降时间。这里“原生NMOS晶体管”是指没有进行沟道掺杂的NMOS晶体管。这种晶体管具有更低的阈值电压(通常为0-3V，或者甚至为负值)，因为其必须依赖于晶体管本身的背景或本体来设定阈值电压。因为阈值电压更低，所以原生器件提供了具有更宽电压范围的更好的电容。

本领域技术人员应当理解，虽然下面的具体实施方式部分将参照例示的实施例、附图和使用方法，但是本发明不限于这些实施例和使用方法。相反，本发明具有较宽的范围并且仅有所附的权利要求来进行限定。

附图说明

下面本发明的描述将参照附图，其中：

图1是现有技术输出缓冲器响应的时序图；

图2A是例示本发明的反馈特性的示意图；

图2B是与图2A相关的信号的时序图；

图3A是例示本发明的更详细的示意图；

图3B是实现MOS电容的示意图；

图4是图3A的电路的输出缓冲器响应的时序图；

图5是例示图3A的电路的转变区域的时序图。

具体实施方式

图2A是例示本发明的电容性反馈电路的实施例的简化的示意图。图2B是相关的时序图。