[发明专利]容限及故障安全设计的健全的ESD保护电路、方法、及设计结构

说明书

技术领域

本发明涉及一种集成电路的静电放电保护(ESD)，更具体地涉及一种容限与故障安全设计的健全的ESD保护电路、方法与设计结构。

背景技术

静电放电(ESD)事件可导致极高的电流，流过芯片内的半导体装置，造成装置结、栅极氧化物与永久性损坏的其它相似结构。在包括各种制作过程、测试与封装步骤的芯片制造期间，传统的方法与结构可用来提供ESD保护。然而，在高电压应用(例如，在用户环境与场的使用)下的ESD保护仍是颇受关注的议题。

随着缩放技术(technology scaling)而导致的装置尺寸的减小，针对CMOS集成电路实现防止静电放电(ESD)的足够保护变得愈来愈具有挑战性。缩放技术导致在CMOS电路中非常低的击穿电压(breakdown voltage)。例如，在90nm节点，对于短持续期间的瞬时应力，这些崩溃电压降低至10V以下；上述现象典型地发生于充电装置模型(CDM)放电中。同时，IC技术的进展使得电路密度增加，如此导致用作芯片外连接(即用作芯片输入/输出(I/O)与用作向芯片提供电源与接地)的焊盘(pad)的数量相应增加。

此外，虽然栅极氧化物变得愈薄且愈难以保护，但是与旧有装置的兼容需求保持不变。如此将设计窗口限制在更小尺寸范围。与旧有装置兼容需要使用目前技术支持的芯片(例如2.5V的装置)与使用旧有技术的芯片(例如5V的装置)通信。

一般而言，较新的、较低电压的ESD NFET不能用来保护较旧的、较高电压容限或故障安全的I/O设计。在这些情况下，当处理较高的跨接于被保护装置的电压时，需要堆叠的NFET和旧有设计兼容。然而，使用堆叠的2.5V的ESD NFET来处理5V操作(例如，当和旧有装置交互时)遭遇可靠度问题与不足够的ESD保护级别。此外，传统的硅化NFET对抗ESD并非足够健全且在电阻稳定方面需要更多芯片区域以安全地处理ESD的电流。基于上述，针对次微米技术制造的设计，向后兼容性(例如5V容限的I/O)与消费性电子器件的ESD不良效应需要新的解决方案。

因此，在此技术领域中，需要克服上述的缺陷与限制。

发明内容

本发明的一方面，一种电路，包括：中间结控制电路，其在ESD事件期间，截断堆叠NFET静电放电(ESD)保护电路的顶部NFET。

本发明的另一方面，一种电路，包括：串联于I/O焊盘与接地之间的顶部NFET与底部NFET。在ESD事件期间，中间结控制电路也用于截断此顶部NFET。

本发明的另一方面，一种提供静电放电保护的方法，包括：在ESD期间，通过将堆叠NFET ESD保护电路的顶部NFET与底部NFET之间的中间结偏置为实质上和该顶部NFET的栅极相同的电压来截断该顶部NFET。

本发明的另一方面，提出一种有形机器可读介质中实现的设计结构，用于设计、制造、或测试集成电路。该设计结构包括本发明的结构和方法。

附图说明

本发明可参照多个附图，通过本发明的示例性实施例的非限制性实例，在以下实施方式中描述。

图1示出一种堆叠MOSFET保护电路；

图2至图4示出堆叠MOSFET保护电路的半导体结构；

图5示出本发明实施例的一种针对一堆叠MOSFET保护电路的测试结构；

图6示出本发明实施例的通过使用图5的测试结构而获得的数据；

图7至图9示出本发明实施例的包括中间结控制电路的ESD保护电路；以及

图10为使用于半导体设计、制造和/或测试的设计过程的流程图。

具体实施方式