[发明专利]用于靠近硅过孔放置晶体管的方法及装置

说明书

技术领域

本发明涉及用于通过对版图的相对于硅过孔的应力工程来提高集成电路性能的方法及系统，以及据此制造的制品。

背景技术

长久以来就已知诸如硅和锗之类的半导体材料表现出压电电阻效应(由机械应力引起的电阻变化)。举例而言，可参考通过引用并入于此的由C.S.Smith所著的“Piezoresistance effect in germanium and silicon”(Phys.Rev.vol.94，pp.42-49(1954))。压电电阻效应已经构成某些种类的压力传感器以及应变仪的基础，但直到最近其才在集成电路的制造中受到关注。

已经开发出用于在单个晶体管级上对应力对集成电路器件的表现的影响进行建模的方法。这些方法例如包括利用技术型计算机辅助设计(TCAD)系统进行的全尺度分析；以及在通过引用并入于此的于2005年12月1日提交的美国专利申请号11/291,294(案卷号SYNP 0693-1)中所描述的方法。

可以使用由用于在单个晶体管级上分析应力影响的各种方法所表征的行为来推导器件的电路级参数(例如，SPICE参数)，以供在宏观级上对电路进行后续分析。此类分析可以帮助预测电路是否将按预期工作，以及有多大裕量，或者设计或者版图是否需要修改。对于受到由靠近晶体管沟道区域的浅沟槽隔离(STI)区域所造成的应力影响的晶体管而言，往往可以通过应用某些一般的经验法则，比如将根据应力分析被证明弱于预期的任何晶体管的宽度增大，从而作出修改。还可以使用其他技术来减轻已知的不期望的应力、引入已知的期望应力或者仅仅是提高整个版图的一致性。见通过引用并入于此的美国专利公布号2007-0202663(案卷号SYNP 0858-1)。

由于集成电路尺度缩减在每个技术节点上都变得日益困难，所以三维(3D)集成技术已成为用以实现必要集成密度的可行替代选择。3D集成提高了系统性能并且允许电路块的异构集成。许多3D集成技术包括使用硅过孔(TSV)的垂直互连。这些结构是包含具有不同机械性质的多种材料的复杂几何结构。在制造工艺中，这些几何结构经受会在周围的硅中引起热-机械应力的热循环。TSV还在有源硅中引起热失配应力并且影响载流子迁移率。对于这些应力的典型反应是在它们周围限定禁区，并且避免在禁区内放置晶体管。然而，在特定版图中可能有众多的TSV，而规避它们周围的区域可能大幅减少可用于集成电路的空间量。

发明内容

出现了在集成电路设计的版图中考虑上述应力的稳健设计的机会。可以产生更好、更密集和更强大的电路、组件和系统。

大体而言，本发明涉及用以表征、考虑或利用由于晶体管靠近TSV而引起的应力的途径。在一方面中，当对电路进行表征时，将晶体管相对于TSV的距离、角位移和/或取向考虑在内。在另一方面中，将未考虑到晶体管与附近的TSV之间的物理关系的电路版图如此修改。在又一方面中，宏单元包括TSV和附近电路的晶体管这两者，并且针对该宏单元提供将晶体管与TSV之间的物理关系考虑在内的仿真模型。在另一方面中，宏单元包括TSV和附近电路的晶体管这两者，并且将晶体管中的至少一个晶体管相对于其他晶体管旋转。在又一方面中，IC包括与TSV靠近到使沟道中的载流子迁移率改变为超过先前所认为的用于限定禁区的限度的晶体管。在另一方面中，IC包括与TSV靠近到使晶体管的开关速度改变为高于开关速度设计裕量的晶体管。

对本发明的上述摘要是为了提供对本发明一些方面的基本理解而提供的。该摘要并不旨在标识本发明的关键或根本要素，或者旨在划定本发明的范围。其全部用途在于作为在稍后介绍的更详细描述的序言，以简化形式介绍本发明的一些概念。在权利要求书、说明书以及附图中描述了本发明的一些具体方面。

附图说明

将要参考本发明的特定实施方式来对本发明进行描述，并且将会对附图作出参考，其中：

图1示出了包含本发明特征的说明性数字集成电路设计流程的简化表示。

图2A为包含4个TSV的硅衬底区域的简化结构的平面图。

图2B为图2A中的箱体220下方的三维空间的透视图。

图2C为如图2B中的虚线224所指示的、图2A的空间中xy平面的平面图。

图3A为沿图2C中的线226的载流子迁移率变化的标绘图。

图3B为沿图2C中的线228的载流子迁移率变化的标绘图。

图4和图5为硅衬底的示例区域的平面图。

图6为图5的硅衬底的区域的视图，其中2个晶体管已被旋转。