[发明专利]使用分段预图案的定向自组装嵌段共聚物

说明书

技术领域

本发明涉及形成纳米级结构的方法。更具体而言，本发明涉及使用嵌段共聚物在预定位置形成具有孔或通路孔(vias)的装置。

背景技术

半导体装置典型地包括在基底上形成电路网。该装置可由数层电路线构成，且使用各种互连使这些层彼此连接及与任何下层的晶体管连接。一般而言，作为制造方法的一部分，形成通路孔或接触孔(以下统称为通路孔)，其被转印至另一层，继而用金属充填以形成互连，使得各层电路彼此电连通。形成互连的现有技术方法通常仰赖一系列光刻及蚀刻步骤，以限定通路孔的位置及尺寸，从而限定对应互连的位置及尺寸。为此，可使用光致抗蚀剂及掩模。然而，使用用于大量制造的常规光刻法(例如193nm干式及浸没式光刻法)所形成的特征的尺寸已达到光刻工具的分辨率极限。

产生具有较小临界尺寸(CD)、较密间距及较佳CD均匀性的通路孔是未来技术节点的主要挑战之一；然而可以预期使用常规光刻法印刷超越22nm节点的通路孔图案甚为困难，即使使用昂贵及复杂的双重图案化工艺、分辨率强化技术(计算光刻法)、及严苛的布局设计限制，也是这样。不幸的是，在不久的未来，似乎尚无具有较高分辨率能力的替代性非光刻技术，诸如电子束光刻法或极紫外光刻法(EUV)显示已可用于大量制造。虽然电子束直写(direct write)光刻法具有极高分辨率度，然而其为直写技术，无法达到使大量制造成为可行所需的晶片产量水平。EUV光刻工具已经开发许多年；然而许多关于光源、聚光系统、掩模、及抗蚀剂的挑战依然存在，且可能会使EUV光刻法的任何实际应用延迟数年。

嵌段共聚物(BCP)图案化在建立较小尺寸图案的问题的可能解决方案上已受到瞩目。在适当条件下，该共聚物相的嵌段分开成微畴(microdomains)(亦称为“微相分离畴”或“畴”)以降低总自由能，且在此过程中，形成具有不同化学组分的纳米级特征。嵌段共聚物形成此种特征的能力使其被推荐用于纳米图案化，而且可形成具较小CD的特征的程度上，这应能使得使用常规光刻法则难以印刷的特征的构建成为可能。不过，在无来自基底的任何引导下，自组装的嵌段共聚物薄膜中的微畴典型地不会在空间上配准或对准。

为了解决空间配准及对准的问题，已使用定向自组装(DSA)。这是将自组装与经光刻方式限定的基底二者加以组合以控制某些自组装BCP畴的空间排列的方法。一种DSA技术为制图外延法(graphoepitaxy)，其中自组装由经光刻方式预图案化的基底的拓朴特征所引导。BCP制图外延法提供具有比预图案本身的特征尺寸小的特征尺寸的亚光刻自组装特征。

一些基于BCP制图外延法的DSA的初期应用已被报导。嵌段共聚物的定向自组装已被用于减小用常规光刻方法所产生的孔的直径，如图1所示(参见例如美国公开专利申请第20080093743A1号)。依照该技术，将含有嵌段共聚物的溶液施加于具有开口124的拓朴状基底120上(图1A)，从而填满开口。(为了清楚起见，在本文各图中只显示基底的一部分)。然后，由退火工艺，在开口124中形成微相分离畴128及132(图1B)。在该开口124中心形成的分离、隔开的聚合物畴132，随后经由蚀刻工艺除去，产生孔136，其小于对应的开口124。然而，注意由此种方法所实现的图案的间距与初始光刻预图案的间距相较并未改变(亦即，图案密度未增加)。

如图2A所示，总体图案密度(这里涉及较小CD及较小间距)通过在光刻法所限定的沟槽140中产生自组装聚合物畴的阵列而增加(参见Cheng等，Applied Physics Letters，2002，81，3657)。然而，对于各个自组装畴144的定位(placement)并无有效控制(图2B)，因此对于经由蚀刻工艺所产生的对应孔148的最终位置无法控制(图2C)。因此，这些孔148并未形成所述多个畴具有预定位置的阵列，并且这些位置的标准偏差可与精确阵列相差高达平均中心对中心畴间隔的10％(参考Cheng等，Advanced Materials 2006，18，2505)。此种大小的差异使得此种定向自组装方法不适合需要定位的标准偏差σ为CD的3.5％(3σ为～10％)的图案化装置。

如图3A所示，在预图案化沟槽(由电子束光刻制造)的侧壁中纳入一个或更多个宽距分开的缺口(indentation)160，以配准嵌段共聚物畴的六角形阵列(参见C.Cheng等，Advanced Materials 2003，15，1599；及Cheng等，Nature Materials 2004，3，823)。然而，缺口160对于实现期望的畴164(从而与其对应的孔168)的位置准确度无足够的影响力，亦未破坏对应阵列的六角形对称。