[发明专利]半导体存储装置

说明书

技术领域

本发明涉及半导体存储装置的存储单元的数据固定。

背景技术

在使用了SRAM(静态随机存取存储器：Static Random Access Memory)存储单元的半导体存储装置中，为了对从存储单元读出的数据进行放大，一般使用读出放大器。作为用于生成起动该读出放大器的定时的电路，使用副本的读出电路的情况并不少见。副本的读出电路从预先固定了存储数据的存储单元中读出数据，并在该读出的定时，生成读出放大器的控制信号。

在图1中，示出现有的固定了内部数据的SRAM存储单元的电路图。图1的存储单元100通过2个反相器101、102构成了锁存器。PL0以及PL1是PMOS负载晶体管、ND0以及ND1是NMOS驱动晶体管、NA0以及NA1是NMOS存取晶体管、VDD是电源电压、VSS是接地电压。此外，103以及104是存储节点、105是字线、106a以及106b是处于互补的关系的位线。如图1所示，在现有技术中，为了预先固定存储数据，采取了将存储单元100的一个存储节点104直接固定于例如接地电压VSS的方法(参照专利文献1)。

先行技术文献

专利文献

专利文献1：JP特开2002-367377号公报(图6)

发明内容

发明所要解决的课题

但是，若存储单元的存储节点直接固定于电源，则导致漏电流的增大。例如，在如图1所示将存储节点104直接固定于接地电压VSS的情况下，在PMOS负载晶体管PL1的两端将会直接连接电源电压VDD和接地电压VSS，流过较大的漏电流。

并且，伴随近年的微型化、高速化，晶体管的栅极氧化膜不断薄膜化，绝缘耐受性存在降低的倾向。因此，若将晶体管的栅电极直接连接于电源，则静电放电(ESD：Electro Static Discharge)会容易地破坏栅极氧化膜。

因此，存在有使用固定专用电路的输出信号来固定栅极的方法等。但是，SRAM的存储单元近年不断缩小，设置进入到单元内部的新的布线的通道区域的确保越来越困难。

并且作为微型化的影响，为了小面积化而最大限度地被缩小的存储单元容易受到不均偏差的影响。布局的规律性的紊乱对不均偏差产生很大影响，并给成品率带来影响。

在这种状况下，不将栅极直接固定于电源、不设置新的布线、而且不打乱布局的规律性地固定存储器的存储数据越来越困难。

解决课题的手段

在本发明中，提供一种固定存储器的存储数据的手法，该手法在由作为存储电路而具有将反相器(inverter)的输入和输出相互连接的锁存器的存储单元构成的存储单元阵列中，通过将任意的存储单元的构成一个反相器的PMOS晶体管的源极或漏极切断，并且，将构成另一个反相器的NMOS晶体管的源极或漏极切断，从而不将栅极直接固定于电源、不设置新的布线、而且不扰乱布局的规律性。

发明的效果

根据本发明，能够不发生ESD所导致的栅极破坏、面积增加、并且不扰乱布局规律性地，在存储器阵列上的任意位置配置已固定了存储数据的存储单元。此外，因为不将晶体管的栅极直接固定于电源，所以能够防止漏电流的增大。并且，在掩膜(mask)修正时，能够用最小限度的掩膜来进行固定的切换。

附图说明

图1是现有的固定了内部数据的存储单元的电路图。

图2是本发明的实施方式1的电路图。

图3是本发明的实施方式1的另一构成的电路图。

图4是本发明的实施方式1的另一构成的电路图。

图5是本发明的实施方式1的另一构成的电路图。

图6是本发明的实施方式1的另一构成的电路图。

图7是本发明的实施方式1的另一构成的电路图。

图8是现有的SRAM存储单元的电路图。

图9是与图8对应的布局图。

图10是与图6的电路对应的布局图。

图11是与图7的电路对应的布局图。

图12是本发明的实施方式1的另一构成的电路图。

图13是本发明的实施方式1的另一构成的电路图。

图14是本发明的实施方式1的另一构成的电路图。

图15是本发明的实施方式1的另一构成的电路图。

图16是本发明的实施方式2的电路图。

图17是本发明的实施方式2的另一构成的电路图。

图18是本发明的实施方式2的另一构成的电路图。

具体实施方式