[发明专利]使用新兴非易失性存储器元件及快闪存储器

说明书

技术领域

本文描述的实施例涉及快闪存储器装置且更特定来说涉及具有与其一起使用的新兴非易失性(NV)存储器元件的快闪存储器装置。

背景技术

存储器一般可表征为易失性或非易失性。易失性存储器(举例来说，大多数类型的随机存取存储器(RAM))需要恒定电力来维持所存储的信息。非易失性存储器不需要电力来维持所存储的信息。各种类型的非易失性存储器包括只读存储器(ROM)、可擦除可编程只读存储器(EPROM)及电可擦除可编程只读存储器(EEPROM)。

快闪存储器是与单元相反以块编程及擦除的一种类型的EEPROM。常规快闪存储器装置包括多个存储器单元，每一单元提供有由绝缘层覆盖的浮动栅极。还存在上覆所述绝缘层的控制栅极。在所述浮动栅极下面的是夹于浮动栅极与单元衬底之间的另一绝缘层。此绝缘层为氧化物层且通常称作隧道氧化物。所述衬底含有经掺杂的源极区及漏极区，其中沟道区安置于所述源极区与所述漏极区之间。在快闪存储器装置中，带电浮动栅极表示一个逻辑状态，例如，逻辑值“0”，而不带电浮动栅极表示相反的逻辑状态，例如，逻辑值“1”。通过将浮动栅极置于这些带电状态中的一者中来编程快闪存储器单元。通过任何数目种方法将电荷注入或写入到浮动栅极上，所述方法包括(例如)突崩注入、沟道注入、福勒-诺德汉(Fowler-Nordheim)穿隧及沟道热电子(CHE)注入。可通过任何数目种方法(包括(例如)福勒-诺德汉穿隧)来放电或擦除浮动栅极。此类型的快闪存储器元件是基于晶体管的非易失性存储器元件。

“NAND”及“NOR”架构是两种常见类型的快闪存储器架构。NAND快闪存储器已获得胜过NOR快闪存储器的广泛普及性，因为NAND快闪存储器可在给定硅区域中填装较大数目个存储单元，从而使NAND具有胜过其它非易失性存储器的密度及成本优势。NAND快闪存储器装置通常利用NAND快闪控制器来以逐页方式将数据写入到NAND。图1中图解说明实例性NAND存储器阵列10。页12通常编组成块14，其中块是NAND快闪存储器装置的最小可擦除单位。举例来说但不进行限制，典型NAND快闪存储器装置含有每页12 2,112个字节的存储量且块14中含有64或128个页的存储量。图1图解说明块14包含64个页12。对于总共具有2,112个字节的页12，存在2,048字节数据区域16及64字节备用区域18。备用区域18通常用于错误校正码(ECC)、冗余单元及/或其它软件开销功能。可在所图解说明的阵列10中编程的最小实体是位。

图2图解说明NAND快闪存储器装置110，其具有存储器阵列120及通过数据线(其统称为位线(BL))连接到存储器阵列120的感测电路130。阵列120包含典型的基于晶体管的非易失性快闪存储器元件。当待将数据写入到NAND存储器阵列中时，最初将数据加载到感测电路130中。一旦所述数据被锁存，便使用编程操作将一页数据写入到存储器阵列120中的存储器单元的页中的一者中。感测电路130通常包含易失性静态或动态存储器元件。

图3中图解说明感测电路130的一部分的简化示意图。如图可见，存在包含以下器件的感测操作电路132：三个n沟道MOSFET晶体管134、136、138；数据锁存器140；高速缓冲存储器锁存器150及额外n沟道MOSFET晶体管160、162、164、166、168。数据锁存器140图解说明为包含交叉耦合反相器142、144。高速缓冲存储器锁存器150图解说明为包含交叉耦合反相器152、154。反相器142、144、152、154可各自由(例如)n沟道CMOS晶体管及p沟道晶体管组成，所述晶体管经配置以使其栅极耦合在一起且n沟道晶体管的至少一个源极/漏极节点耦合到p沟道晶体管的源极/漏极节点。因此，所图解说明的实例中的数据锁存器140及高速缓冲存储器锁存器150实施为静态存储器元件，如果从电路130移除电力那么所述存储器元件将丢失其内容。因此，如果到阵列110(图2)的电力在将经锁存数据拷贝到NAND存储器阵列中之前丢失那么可发生其中经锁存数据可丢失的情况。因此，本申请案的发明者了解期望在电力故障或类似条件的情况下防止经锁存信息丢失。