[发明专利]半导体装置及其制造方法

说明书

技术领域

本发明涉及半导体装置，特别是涉及碳化硅半导体装置及其制造方法。

背景技术

宽带隙半导体作为耐压高、能流过大电流的半导体装置(功率器件)的半导体材料而受到关注。在宽带隙半导体之中，碳化硅(SiC)具有特别高的绝缘破坏电场，所以被期待作为最适合于下一代低损耗功率器件的半导体。由于在SiC上能通过热氧化形成品质良好的二氧化硅(SiO₂)膜，所以将这种二氧化硅膜用作栅极绝缘膜的绝缘栅型的SiC-功率金属-绝缘体-半导体场效应晶体管(Metal-Insulator-Semiconductor Field Effect Transistor，以下简称为MISFET)的开发不断发展。

但是，SiC-MOS结构存在下述课题：因为在SiO₂/SiC界面包含大量的界面能级密度，所以沟道迁移率低，在为SiC-功率MISFET的形态时沟道电阻大，无法充分获得SiC本来具有的低损耗的特性。

为了解决该问题，专利文献1提出了一种具有图9所示的结构的纵型SiC-功率MISFET。图9所示的SiC-功率MISFET具备SiC半导体基板2和设置在SiC半导体基板2上的n型的漂移层3。在漂移层3内设有p型的主体区域(body area)4a。在主体区域4a内，还设有n型的源极区域5以及p型的接触区域4b。在从源极区域5跨过主体区域4a的表面区域以及从主体区域4a跨过漂移层3的表面区域设有n型杂质区域27。源极区域5以及接触区域4b与设置在漂移层3的表面的欧姆电极6进行欧姆接合。

在图9所示的FET中，沟道被2个n型杂质区域27间规定。通过采用这样的结构，能实现1μm以下的沟道长，即使因为包含大量的界面能级密度而使得沟道迁移率低，也能降低沟道电阻。

另外，SiC-功率MISFET要求截止状态下的栅极绝缘膜的可靠性足够高。在SiC-功率MISFET中，若在截止状态向漏电极施加高电压，则在主体区域间上的栅极绝缘膜施加高电场。特别是，对位于图9所示的主体区域4a间的中间的点R上的栅极绝缘膜施加最大强度的电场。为此，设计按照点R上的栅极绝缘膜不被破坏的方式施加的电场强度。若栅极绝缘膜被破坏，则会给功率电路带来深刻的影响。

专利文献2公开了以下技术：如图10所示，为了降低沟道电阻，在p型的主体区域4a上设置积蓄型沟道、即n型的沟道区域28，在主体区域4a间的漂移层3的表层附近没有形成高浓度的n型杂质区域，由此来抑制点R处的电场集中。

在先技术文献

专利文献

专利文献1：JP特开2006-303323号公报

专利文献2：JP特开2004-335917号公报

但是，本申请的发明者经过研究发现，如图9所示，若在漂移层3的表面设置杂质浓度高的n型杂质区域27，会产生如下问题：(1)截止状态下的漏极泄漏的增大；(2)截止状态下的耐压的降低；(3)截止状态下的起因于高漏极电场的栅极绝缘膜的破坏或者栅极绝缘膜处的漏电流的产生；以及(4)阈值电压的降低。

具体地说，在图9所示的结构中，n型杂质区域27的浓度被设定为与正下的主体区域4a的表层浓度相同程度或其以上。这一点上也存在通过在p型的主体区域4a的表层反掺杂(counter dope)n型杂质从而必须形成n型杂质区域27所产生的制约。作为典型的例子，在将主体区域4a的浓度设定为10¹⁷cm^-3情况下，n型杂质区域27的浓度需要设定为至少10¹⁷cm^-3以上。该浓度比漂移层3的浓度高了一位数以上。

这样高的浓度的n型杂质区域27若被配置在主体区域4a间的漂移层3上，则在向欧姆电极1施加高压时，高电场会集中在n型杂质区域27。其结果，产生雪崩击穿，特别是在栅极长度短于1μm的短栅极长度的MISFET的情况下，源极的势垒拉低到漏极电场，难以产生短沟道效应。因此，漏极泄漏增大，或器件的阈值电压Vth降低。另外，若对n型杂质区域27施加的电场变大，则对位于其正上方的栅极绝缘膜8a施加的电场强度也变高，会产生如下不良情况：栅极泄露的增加，或者栅极绝缘膜8a的破坏。栅极绝缘膜8a的点R处的电场的集中尤为显著。

另一方面，如专利文献2公开的图10所示的MISFET的结构那样，在主体区域4a间的漂移层3上没有形成第一导电型杂质区域的情况下，点R的电场集中得到缓解。