[发明专利]制造具有不对称积层的基板的方法

说明书

技术领域

本发明大体上涉及电子封装，更具体地，涉及用于这种封装中的基板，所述基板具有在两对面上的不等数量的积层，所述基板可形成集成电路封装、外围扩展卡和印刷线路板或印刷电路板的一部分。

背景技术

用于集成电路封装、外围扩展卡、主板及其他印刷线路板的基板常用于形成电子电路封装。形成在基板上的导电轨迹与连接到所述基板上的多种电子组件电互联。

例如，集成电路封装通常包括常用来连接包含集成电路的半导体芯片的载体基板。所述载体基板还可包含用于将集成电路封装连接到诸如外围扩展卡或印刷电路板之类的外部电路的焊球或引脚。

基板通常包括芯层，在所述芯层上形成一个或多个的用于按路线发送电信号的布线层。通常，导电轨迹的无源电路首先形成在芯层的一个或两个表面上。这些导电轨迹通常使用薄膜金属或铜箔蚀刻。此后，一个或多个的额外的布线层建在芯层上(因此称为积层(build-up layer))。积层通常包括介电层和导电层。介电层通常通过在形成的布线层或芯层上层叠介电材料而形成。导电层形成在介电层上。积层中的介电材料使导电层与介电层下方的导电轨迹隔离。在介电层中合适的位置处形成孔，以互联一积层的介电层上的导电层的部份，以便在介电层材料下方形成轨迹。多个这种积层能形成在彼此之上。

通常，在芯层的每一面(顶面和底面)形成同等数量的积层。通过芯层的导电通道或穿孔被称为镀覆通孔(PTH)，其通常用于将基板芯层顶面积层的轨迹和基板芯层底面积层的轨迹互联。

在芯层的每一面形成同等数量的积层通常是低效率的，因为其可导致多于所需要的积层的形成。例如，如果奇数层积层(例如三层)是足够的，那么在芯层的顶面和底面具有等同数量的积层(例如每面两层)就引入很大程度上多余的第四层。这是不期望的，因为其增加了封装的材料和制造成本。

减少积层数量的公知的方法包括使用无芯基板。然而，这增大了翘曲的风险并因此通常需要使用加固物，这不幸地增大了制造成本。

仅在基板的一面上形成积层的单面基板也是公知的。然而，这种基板也容易翘曲。此外，在单面基板中，电子组件，如集成电路芯片，通常连接到基板(包含积层)的同一面上，这限制了可用于连接芯片的区域。

尽管制造具有芯层的每一面的不等数量积层的基板是公知的，但是公知的方法经常导致不期望的属性，如一些积层中介电层的过度去钻污，以及翘曲。

因此，集成电路封装需要有效利用积层，同时避免上述缺陷。

发明内容

披露了制造具有不对称积层的基板的方法。该基板具有芯层，在芯层的一面上形成的m层积层，以及在芯层的对面上形成的n层积层(m＞n)。

根据本发明的一个方面，提供了制造基板的方法，该基板具有芯层、在芯层第一面上的m层积层以及在芯层第二面上的n层积层，其中m＞n。每层积层包括介电层以及形成在其上的导电层。该方法包括：在第一面上形成m层积层中的(m-n)层。m层积层中的(m-n)层的每层的形成包括对各介电层钻孔并去钻污；以及形成n对积层，所述n对积层中的每对具有形成在第二面上的n层积层中的一层以及形成在第一面上的m层积层中的剩余n层中的一层。所述n对积层的每对的形成包括对各介电层对的每层钻孔，以及同时对所述各介电层对去钻污。

在审阅下述的本发明具体实施方式以及随附附图后，对本领域技术人员来说本发明的其他方面和特征将变得显而易见。

附图说明

附图中仅通过示例的方式说明本发明的实施方式，

图1是用于制造具有在芯层任一面上的不等数量积层的传统基板的传统工艺流程图；

图2A-2K是对应于图1所描述步骤，传统基板在不同制造阶段的垂直截面视图；

图3是本发明实施方式示例性的用于制作示例性基板的工艺流程图；

图4A-4K是对应于图3所描述示例性步骤，示例性基板在不同制造阶段的垂直截面视图；

图5是具有在基板芯层的每一面上的不等数量积层的示例性半导体设备的垂直截面视图；以及

图6是具有在其芯层每一面上的不等数量积层和铜环的示例性半导体设备的另一实施方式的垂直截面视图。

具体实施方式

包括具有k层的芯层、在该芯层的一面上的m层积层、以及在该芯层的另一面上的n层积层的基板通常可称为具有m/k/n组合设计，其中m和n是正整数。如果m≠n，那么这种基板可称为具有不对称积层。