[发明专利]电路基板及其制造方法

说明书

技术领域

本发明涉及一种电路基板及其制造方法，尤其涉及一种形成有用来与其他基板连接的外部端子电极的电路基板及其制造方法。此外，本发明还涉及一种应用所述电路基板及其制造方法的半导体装置及其制造方法以及系统。此外，本发明还涉及一种晶片级封装结构及其制造方法。

背景技术

近年来，对使用计算机或移动通讯设备等半导体芯片的电路系统的小型化的要求正日益显着提高。为了满足这种要求，半导体芯片有时安装成与其芯片尺寸接近的芯片尺寸封装(CSP，Chip Size Package)上。

作为实现CSP的方法之一，已知一种称为晶片级封装(WLP，Wafer Level Package)的封装方法(参照专利文献1、2)。WLP是对通过切割(dicing)进行单片化之前的硅晶片形成外部端子电极等的方法，通过切割而实现的单片化是在WLP之后进行。如果使用WLP，则可同时对多个半导体芯片进行外部端子电极等的形成，故可期待能够提高生产率。

先前技术文献

专利文献

专利文献1：日本专利特开2004-319792号公报

专利文献2：日本专利特开2007-157879号公报

发明内容

然而，WLP是制造具有内部端子电极的基板的前步骤以后的步骤，与使用接合线(bonding wire)的一般封装方法不同，一般而言，在对包含基板的最终产品进行精加工的后步骤中包括光刻步骤(阻剂涂布、曝光、显影、阻剂剥离)，因此存在制造成本高这一问题。例如，专利文献1的图9中记载着如下方法，即，通过光刻法使配线层(12)图案化，再通过光刻法使绝缘层(21)图案化之后，形成外部端子电极(31)。此外，专利文献2的图3～图4中还记载着如下方法，即，通过光刻法使配线层(13)图案化，再通过光刻法使绝缘层(15)图案化之后，形成外部端子电极(16)。

这种问题并不限于半导体芯片的WLP，而是即便在形成有微细的内部电路的各种电路基板上形成外部端子电极的其他情形时也会产生的问题。

因此，正在寻求一种在形成有微细的内部电路的电路基板、尤其硅晶片上以晶片级形成外部端子电极的更低价的方法。

此外，本发明者等人还注意到如下事实。例如，在考虑混载有电路基板与其他功能芯片的系统级封装(SIP，System in Package)的半导体装置的情况下，较理想的是安装成于该半导体装置的封装尺寸方面也与封装内所含的半导体芯片的尺寸接近的封装(CSP)。例如，电路基板中所含的第一芯片和与该第一芯片通讯的第二芯片的芯片尺寸不同，为了使该等芯片成为叠层结构，芯片级的安装技术是必要的。优选的是为更小型化与价格的降低而需要以晶片级将多个芯片封装成一个。

此外，例如在由多个第一芯片构成的晶片上分别叠层对应的多个第二芯片，并通过接合线将其等连接的情况下，例如，必须在晶片上制作与接合线连接的再配线(再配线层)2，但在通常进行的对基础金属溅射之后再通过加成(金属镶嵌)电镀而生成的Cu配线因要与接合线连接，从润湿性等问题来看并不是太适合的金属，故要求在作为再配线的Cu配线层之上还要实施镀Au，因此成为多层结构且制造成本高的再配线层的结构。

本申请案中提出如下WLP半导体电路及其制造方法，即，为达成低价而在WLP制造步骤中完全排除光刻，并努力使步骤步骤数成为以往的二分之一以下，且为了提高可靠性而采用排除被覆金属应力的金属被覆方法。

本发明者等人对在电路基板上形成外部端子电极的低价的方法反复进行潜心研究，结果发现了可解决所述问题的至少一个。首先，最初是发现，如果使用如下方法则可不使用光刻步骤而形成用来与外部端子电极连接的配线层，该方法是经由金属遮罩在电路基板上对金属材料进行离子电镀，其后剥离(lift-off)金属遮罩。离子电镀法本身是广为人知的金属成膜方法，但通过组合离子电镀法与剥离法而不使用光刻法便直接形成配线层的方法(离子印刷(ion printing))至少在半导体芯片的WLP方面还未有提出的示例。可认为其理由在于，作为WLP中形成膜厚较薄的配线层的方法，确立有使用光刻法与基于蒸镀或溅射等非离子核素的物理被覆的方法，作为WLP中形成膜厚较厚的配线层的方法，确立有使用光刻法与电镀法的方法。然而，根据本发明者等人的研究发现，所述方法、即通过离子印刷而在电路基板上形成配线层的方法，不仅制造成本较使用光刻法的现在的工艺(process)变低，所形成的配线层的特性也变得良好。继而发现，通过对具备该特征的配线层应用接合线技术来实施多个芯片间的连接，而使制造成本更加降低。