[发明专利]半导体衬底中的通孔及导电布线层

说明书

技术领域

本发明一般来说针对半导体衬底中的通孔及导电布线层以及相关联系统及装置。

背景技术

包含存储器芯片、微处理器芯片及成像器芯片的经封装半导体裸片通常包含安装到衬底且装纳于塑料保护覆盖物中的半导体裸片。裸片包含功能性特征，例如存储器单元、处理器电路、成像器装置及互连电路。裸片通常还包含电耦合到功能性特征的接合垫。接合垫电连接到在保护覆盖物外面延伸的引脚或其它类型的端子以用于连接到总线、电路及/或其它微电子组合件。

市场压力不断地迫使制造商减小半导体裸片封装的大小且增加此些封装的功能性能力。一种用于实现这些结果的方法是在单个封装中堆叠多个半导体裸片。在此些封装中，可使用延伸穿过裸片的整个厚度的导电通孔将堆叠式裸片电耦合在一起。导电通孔一般来说称为穿硅通孔或TSV。

用于形成TSV的常规工艺包含图案化半导体衬底，蚀刻半导体衬底以形成孔口，且以导电材料电镀孔口。电镀孔口可包含具有抗蚀剂掩模的图案电镀或不具有抗蚀剂掩模的毯覆电镀。两种电镀技术均具有某些缺点。举例来说，除其它TSV工艺外，图案电镀包含形成抗蚀剂层，图案化抗蚀剂层，且在电镀及/或其它额外处理阶段之后移除抗蚀剂层。另一方面，即使毯覆电镀不需要如图案电镀一样多的步骤，但毯覆电镀仍在半导体衬底的表面上形成大量过剩导电材料。在后续处理阶段之前必须移除过剩导电材料，此耗费时间且浪费导电材料。因此，仍需要用于在半导体衬底中形成TSV的经改进技术。

发明内容

附图说明

图1A到1D是根据本技术的实施例的半导体裸片的一部分的示意性侧面横截面图。

图2A到2H是根据本技术的实施例经受对形成图1A的半导体裸片100的数个实施例有用的工艺的半导体衬底的一部分的示意性侧面横截面图。

图3A到3D是根据本技术的额外实施例经受对形成图1A的半导体裸片100的数个实施例有用的工艺的半导体衬底的一部分的示意性侧面横截面图。

具体实施方式

下文参考用于在半导体衬底中形成贯穿通孔及导电布线层的工艺来描述本发明技术的数个实施例。下文参考半导体裸片来描述某些实施例的许多细节。全文中，术语“半导体衬底”用以包含各种制品，举例来说，包含个别集成电路裸片、成像器裸片、感测器裸片及/或具有其它半导体特征的裸片。下文所描述的工艺中的数个工艺可用以在个别裸片中或在多个裸片中、在晶片上或在晶片的部分上形成贯穿通孔及导电布线层。晶片或晶片部分(例如，晶片形式)可包含未经单个化的晶片或晶片部分或重新填入的载体晶片。重新填入的载体晶片可包含粘合剂材料(例如，柔性粘合剂)，其由具有与未经单个化的晶片的周界形状相当的周界形状的大体刚性框架围绕，且经单个化的元件(例如，裸片)由粘合剂围绕。

图1A到3中陈述某些实施例的许多具体细节且以下文字用以提供对这些实施例的透彻了解。数个其它实施例可具有不同于本发明中所描述的配置、组件及/或工艺的配置、组件及/或工艺。因此，所属领域的技术人员将了解可在无图1A到3中所示的实施例的细节的情况下实践额外实施例。

图1A是根据本技术的实施例所处理的半导体裸片100的一部分的示意性侧面横截面图。如图1A中所示，半导体裸片100可包含衬底102及布线结构104。在所图解说明的实施例中，半导体裸片100还包含在布线结构104顶部上的任选第一钝化材料106及在衬底102底部上的任选第二钝化材料113。第一钝化材料106及第二钝化材料113可包含氧化硅、氮化硅及/或其它适合的电介质材料。在其它实施例中，可省略第一钝化材料106及/或第二钝化材料113。

衬底102具有第一衬底表面102a及第二衬底表面102b。衬底102可包含经掺杂或未经掺杂硅、TEOS、玻璃、陶瓷及/或其它适合材料。布线结构104可包含具有第一电介质表面105a及第二电介质表面105b的电介质105。第一电介质表面105a接近任选第一钝化材料106，且第二电介质表面105b接近衬底102的第一衬底表面102a。