[发明专利]具有非均匀介电层厚度的IC封装

说明书

背景技术

存在设法满足不同应用的很多不同类型的集成电路(IC)封装。一些更普通的IC封装包含倒装芯片封装和丝焊球栅阵列(BGA)封装。IC封装通常包含IC芯片和其他元件如放置在衬底上的封装退耦(OPD，on-package de-coupling)电容器。BGA封装的衬底的底面通常充满焊料球。IC封装的底部的这些焊料球将IC封装连接到印刷电路板(PCB)。

通过IC封装中的衬底和IC封装底部上的焊料球将来自IC芯片的信号传输给PCB。IC封装的衬底通常包含大量水平的和垂直的传输线，这些传输线将IC芯片连接到IC封装底面上的焊料球。IC封装的衬底通常是多层衬底，其包含由介电层分开的多个电源层和接地层及信号迹线。

通常，衬底层是由多个介电层和金属层交替堆叠而形成的。每个金属层可以是接地层、电源层或信号层。金属层被堆叠成使得电源层和信号层每一个具有两层接地层即顶部和底部作为参考层。在被路由到PCB上之前，来自IC芯片的信号通过衬底的金属层上的迹线被传输到封装底部上的焊料球。

若干因素影响IC封装中的信号完整性，例如传输路径的阻抗匹配、串扰噪声(crosstalk noise)、回波损耗和插入损耗。单端信号迹线需要具有50Ohms的特征阻抗，而差分信号迹线则需要具有100Ohms的特征阻抗。对于具有极高数量I/O的IC封装，IC封装的介电层必须足够薄以便支持窄传输迹线，以便维持所需的阻抗和调节高的I/O密度。例如，对于具有每层35μm的电介质厚度的典型衬底，传输迹线要实现100Ohms的差分阻抗所需要的迹线宽度小于20μm。为了更好的阻抗匹配，更薄的介电层将需要更窄的迹线。具有窄迹线的较薄介电层也可有助于减少迹线之间的串扰。然而，在大多数情形中，由于制造业的约束，存在对衬底层上的迹线宽度能窄到何种程度的限制，并且可以实现的最窄迹线宽度通常大于20μm。

因此，期望的是具有精确的阻抗控制而不需要窄得多的迹线宽度。也期望能够根据需要增加层厚度而不增加串扰噪声。在此背景下提出本发明。

发明内容

本发明的实施例包含用于形成具有非均匀介电层厚度的IC封装衬底的装置和方法。

应该理解，本发明可以以多种方式例如程序、装置、系统或设备来实现。本发明的几种独创性实施例描述如下。

在一个实施例中，公开一种IC封装衬底。该IC封装衬底是介电层和金属层交替堆叠的多层衬底。该IC封装衬底中的介电层具有不同的厚度。例如，IC封装衬底中的某些介电层可以比其余的介电层更厚。金属层由信号层、接地层和电源层组成。为了阻抗控制的目的，将更厚的介电层放置在信号层和电源层之间。

在根据本发明的另一个实施例中，公开另一种IC封装衬底。该IC封装衬底是具有多个金属层和介电层的多层衬底。该封装衬底可被划分成不同的区域，例如高速串行接口(HSSI)区域和较低速I/O区域。例如，HSSI区域可以具有与金属层交替堆叠的较厚介电层，而其他区域可以具有与金属层堆叠的较薄介电层。在一个实施例中，HSSI区域中的介电层的厚度是较低速区域中的介电层的厚度的两倍。在一个实施例中，两个或更多个介电层可以堆叠在一起以便在IC封装衬底的HSSI区域内形成较厚的介电层。

在又一个实施例中，公开一种IC封装。该IC封装具有设置在封装衬底的表面上的IC。该封装衬底具有多个区域。该封装衬底的第一区域由交替堆叠的多个金属层和介电层组成。第一区域中的每一个介电层具有相同的厚度。该封装衬底的第二区域由与具有非均匀厚度的介电层交替堆叠的多个金属层组成。

结合附图，由本发明的示例原理图解说明的本发明的其他方面将通过以下具体描述变得显而易见。

附图说明

通过结合附图参考以下描述，可最好地理解本发明，其中：

图1例示而非限制地显示示例性倒装芯片BGA IC封装。

图2A例示而非限制地显示描述示例性多层封装衬底结构中的层的简化示意图。

图2B例示而非限制地显示关于图2A的结构的交替多层封装衬底结构。

图3A例示而非限制地显示具有微孔、镀通孔(PTH)和信号迹线的示例性多层封装衬底结构的横截面图。

图3B例示而非限制地显示根据本发明的一个实施例具有非均匀介电层的多层封装衬底的替换横截面图。

具体实施方式

以下实施例描述了用于创建具有非均匀介电层厚度的IC封装衬底的装置和方法。