[发明专利]提高驱动电流的双层nFET埋设应激物元件和集成

权利要求书

1.一种半导体结构，包括：

至少一个nFET栅极堆叠体(18)，设置在半导体衬底(12)的上表面上；

双层nFET埋设应激物元件(34)，实质上设置在成对的凹陷区域(30)内所述至少一个nFET栅极堆叠体的底部，所述成对的凹陷区域位于所述至少一个nFET栅极堆叠体的相反侧上，所述双层nFET埋设应激物元件包括第一外延半导体材料的第一层(36)和第二外延半导体材料的第二层(38)，所述第一外延半导体材料具有与所述半导体衬底(12)的晶格常数不同的晶格常数，并且在所述至少一个nFET栅极堆叠体下设置的器件沟道中施加张应力，所述第二外延半导体材料具有低于所述第一外延半导体材料的阻力；以及

源极/漏极区域(44)，设置在所述双层nFET埋设应激物元件的所述第二层内。

2.根据权利要求1所述的半导体结构，其中所述半导体衬底是体硅或绝缘体上硅。

3.根据权利要求2所述的半导体结构，其中所述双层nFET埋设应激物元件的所述第一层由Si:C组成，并且所述双层nFET埋设应激物元件的所述第二层由硅组成。

4.根据权利要求3所述的半导体结构，其中Si:C的所述第一层和硅的所述第二层二者都掺杂有n型掺杂剂。

5.根据权利要求3所述的半导体结构，其中Si:C的所述第一层和硅的所述第二层二者都是本征半导体材料。

6.根据权利要求1所述的半导体结构，其中所述成对的凹陷区域具有实质上笔直的侧壁。

7.根据权利要求1所述的半导体结构，其中所述成对的凹陷区域具有带小面的侧壁。

8.根据权利要求1所述的半导体结构，还包括金属半导体合金接触，所述金属半导体合金接触至少设置在所述双层nFET埋设应激物元件的所述第二层的顶表面上。

9.根据权利要求1所述的半导体结构，还包括至少一个间隔体和另一个间隔体，所述至少一个间隔体具有设置在所述半导体衬底的表面上的基底以及与所述至少一个nFET栅极堆叠体的侧壁接触的横向边缘，所述另一个间隔体具有其一部分设置在所述双层nFET埋设应激物元件的所述第二层的顶表面上的基底以及与所述至少一个间隔体的侧壁接触的横向边缘。

10.根据权利要求9所述的半导体结构，其中所述另一个间隔体是硅化物间隔体。

11.根据权利要求1所述的半导体结构，其中所述双层nFET应激物元件的所述第二层的顶表面与所述半导体衬底的所述上表面共面或者延伸在所述半导体衬底的所述上表面之上。

12.根据权利要求1所述的半导体结构，其中所述双层nFET埋设应激物元件的所述第一层不包括注入缺陷或损坏。

13.一种半导体结构的制造方法，包括：

在nFET栅极堆叠体(18)的底部处在半导体衬底(12)内形成成对的凹陷区域(30)；

在所述凹陷区域的每一个中形成第一外延半导体材料的第一层(36)，所述第一层具有与在所述凹陷区域内所述半导体衬底的暴露表面接触的下表面，并且所述第一外延半导体材料具有与所述半导体衬底的晶格常数不同的晶格常数并且在所述至少一个nFET栅极堆叠体下设置的器件沟道中施加张应力；

在所述第一层的上面形成第二外延半导体材料的第二层(38)，其中所述第二外延半导体材料具有低于所述第一外延半导体材料的掺杂剂扩散阻力，并且所述第一层和所述第二层形成双层nFET埋设应激物元件(34)；

形成邻接所述nFET栅极堆叠体的间隔体，其中所述间隔体的基底覆盖所述双层nFET应激物元件的所述第一层的上表面，并且延伸在所述双层nFET应激物元件的所述第二层的上表面上；以及

采用所述间隔体作为离子注入掩模，在所述双层nFET埋设应激物元件的所述第二层(38)内形成源极/漏极区域(44)。

14.根据权利要求13所述的方法，其中所述形成所述成对的凹陷区域包括湿蚀刻、干蚀刻或其组合。

15.根据权利要求13所述的方法，其中所述形成所述成对的凹陷区域包括干蚀刻以及后续的横向湿蚀刻工艺。

16.根据权利要求13所述的方法，其中所述双层nFET埋设应激物元件的所述第一层和所述第二层二者都通过外延生长工艺形成。