[发明专利]提高驱动电流的双层nFET埋设应激物元件和集成

说明书

技术领域

本发明涉及半导体结构及其制造方法。特别地，本发明涉及用于n沟道场效应晶体管(nFET)的双层埋设应激物元件以及双层nFET埋设应激物元件的制造方法，该双层nFET埋设应激物元件显著减小了缺陷密度并且没有注入损坏。

背景技术

半导体器件的衬底内的机械应力广泛地用于调整诸如驱动电流的器件性能。例如，在一般的硅技术中，晶体管的沟道沿着硅的{110}面取向。在这种配置下，当沟道在膜方向上处于压应力之下和/或在垂直于沟道的方向上处于张应力之下时，空穴的迁移率提高，而当硅膜在膜方向上处于张应力之下和/或在垂直于沟道的方向上处于压应力之下时，电子的迁移率提高。因此，压应力和/或张应力可有利地产生在p沟道场效应晶体管(pFET)和/或n沟道场效应晶体管(nFET)的沟道区域中，以便提高这些器件的性能。

一种产生所希望的应力硅沟道区域的可行途径是在互补金属氧化物半导体(CMOS)器件的源极和漏极区域内形成埋设的SiGe或Si:C应激物(即应力阱)，以在位于源极区域和漏极区域之间的沟道区域中诱发压应力或张应力。例如，已经证明，在p沟道硅晶体管中通过采用在源极和漏极区域中埋设的SiGe应激物可显著提高空穴迁移率。对于n沟道硅晶体管，也已经证明，通过采用选择性的Si:C(其中C是取代的)可提高电子迁移率。

当Si:C应激物在Si的取代位置包括高含量C时，可向Si沟道施加较高的张应力。然而，在Si的取代位置具有高含量C的情况下极难于获得对氧化物和氮化物的选择性，这是由于Si中的极低碳可溶性(在小于10^-6的量级)以及Si:C前体的反应气体对于获得选择性的不相容性。

此外，在典型的互补金属氧化物半导体(CMOS)工艺中集成埋设的Si:C很困难，这是因为注入工艺或退火工艺可使埋设的Si:C完全松弛。在包括埋设Si:C应激物的现有技术工艺中，在埋设的Si:C应激物中掺杂剂扩散是不可控的并且产生高缺陷密度。

发明内容

本发明公开一种包括双层nFET埋设应激物元件的半导体结构。在此应用中采用的双层nFET埋设应激物元件克服了与现有技术的Si:C埋设应激物元件相关的问题。此外，双层nFET埋设应激物元件可集成到任何CMOS工艺流程中。另外，双层nFET埋设应激物元件包括无注入损坏的第一外延半导体材料的第一层，第一外延半导体材料具有与半导体衬底的晶格常数不同的晶格常数并且在nFET栅极堆叠体的器件沟道中施加张应力。典型地并且在半导体由硅组成时，双层nFET埋设应激物元件的第一层由Si:C组成。双层nFET埋设应激物元件还包括第二外延半导体材料的第二层，第二外延半导体材料具有低于第一外延半导体材料的掺杂剂扩散阻力。双层nFET埋设应激物元件的第二层设置在双层nFET埋设应激物元件的第一层的上表面上。典型地并且在半导体由硅组成时，双层nFET埋设应激物元件的第二层由硅组成。双层nFET埋设应激物元件的第二层包括注入的源极/漏极区域。

在本发明的一个方面中，提供一种半导体结构，其包括双层nFET埋设应激物元件。该结构包括：至少一个nFET栅极堆叠体，设置在半导体衬底的上表面上。双层nFET埋设应激物元件实质上设置在成对的凹陷区域内至少一个nFET栅极堆叠体的底部，成对的凹陷区域位于至少一个nFET栅极堆叠体的相反侧上。双层nFET埋设应激物元件包括第一外延半导体材料的第一层和第二外延半导体材料的第二层，第一外延半导体材料具有与半导体衬底的晶格常数不同的晶格常数，并且在至少一个nFET栅极堆叠体下设置的器件沟道中施加张应力，第二外延半导体材料具有低于第一外延半导体材料的掺杂剂扩散阻力。该结构还包括源极/漏极区域，设置在双层nFET埋设应激物元件的第二层内，而不是双层nFET埋设应激物元件的第一层内。

在一个优选实施例中，提供一种半导体结构，其包括至少一个nFET栅极堆叠体，设置在半导体衬底的上表面上。双层nFET埋设应激物元件实质上设置在成对的凹陷区域内至少一个nFET栅极堆叠体的底部，成对的凹陷区域位于至少一个nFET栅极堆叠体的相反侧上。双层nFET埋设应激物元件包括由Si:C组成的第一层和由硅组成的第二层，第二层优选掺杂有磷，其设置在Si:C的第一层的上面。该结构还包括源极/漏极区域，设置在双层nFET埋设应激物元件的第二层内，而不在双层nFET埋设应激物元件的第一层内。