[发明专利]硅通孔工艺中的硅基板背面蚀刻用蚀刻液及使用该蚀刻液的具有硅通孔的半导体芯片的制造方法

说明书

技术领域

本发明涉及硅通孔工艺中的硅基板背面蚀刻用蚀刻液及使用该蚀刻液的具有硅通孔的半导体芯片的制造方法。

背景技术

近年来，伴随着电子设备的小型化的要求，正在快速地推进用于该设备的半导体装置的小型化、高集成化及多功能化，为了实现上述目的，正在开发将半导体芯片堆积而制造的三维多芯片半导体装置。

在用于三维多芯片半导体装置的半导体芯片中，例如图1所示的、具有贯穿硅基板101的硅通孔、以从该通孔内突出于硅基板101背面的方式设置的由铜或钨等金属形成的连接塞104及再布线107的半导体芯片受到关注。这是因为，具有以往的三维多芯片半导体装置的优点即通过将半导体芯片堆积而能够降低半导体芯片相对于半导体基板的占有面积，而且，电传导经过硅通孔，因而能够使电气劣化减少，能够提高半导体组件的工作速度，进而能够缩小被堆积的半导体芯片之间的间隔，因此，能够进一步实现小型化。

作为制造具有如上所述的硅通孔的三维多芯片半导体装置用半导体芯片的方法，已提出了几种方法（例如，参考专利文献1～3），在硅基板上设置贯穿硅基板的硅通孔、设置在该通孔内的连接塞及再布线的方法一般被称为硅通孔工艺（silicon via process）。

该硅通孔工艺必须具有从未设有硅基板的布线等的背面进行蚀刻而使硅基板减薄的硅基板背面蚀刻工序。在以使用蚀刻液的湿蚀刻进行该蚀刻工序的情况下，使硅基板缓慢地减薄时，被该硅基板覆盖的由铜或钨等金属或者多晶硅等形成的连接塞露出，并进一步使硅基板减薄，由此，可以得到具有从通孔内突出于硅基板的背面的结构的连接塞。此时，硅基板和连接塞同时与蚀刻液接触，如果使用的蚀刻液不恰当，则会产生各种问题。

例如，在硅基板的减薄工序中所实施的背面蚀刻使用碱系蚀刻液或酸系蚀刻液等。但是，由于碱系蚀刻液的蚀刻性能差而无法得到足够的蚀刻速率，因此，存在生产效率降低的问题。特别是，硅基板的减薄工序需要细致的处理，一般通过单片处理来进行，因此，对于蚀刻液的蚀刻速率慢时的生产效率降低的影响显著。

因此，硅基板的减薄工序通常优选使用包括将氢氟酸、硝酸、乙酸等组合而成的混酸在内的酸系蚀刻液（例如，参考专利文献4及5）。但是，使用混酸作为蚀刻液时，将原本不希望蚀刻的铜或钨溶解而进行蚀刻，因此，结果存在使半导体组件的性能降低的问题。

尽管存在上述各种问题，可是，专利文献1中记载了在使硅基板减薄的蚀刻工序中采用干蚀刻、湿蚀刻或CMP（化学机械研磨）等方法，但并没有进行详细研究。此外，在干蚀刻和CMP等方法中，存在连接塞也被研磨的问题。专利文献2及3中仅记载了在蚀刻工序中可以使用通常的蚀刻方法或晶片背面研磨之类的通常的研磨方法，或者，通过抛光法（grinding method）及蚀刻法中的至少一种以上方法进行，但并没有进行详细研究。

因此，期望一种在硅通孔工艺中的硅基板背面的蚀刻工序中不蚀刻由铜或钨等金属或者多晶硅等形成的连接塞而仅蚀刻硅基板、且具有优异的蚀刻速率的蚀刻液，但目前的现状是没有能够解决这些问题的有效的蚀刻液。

专利文献1：日本专利第4011695号说明书

专利文献2：日本特开2002-305283号公报

专利文献3：日本特开2009-4722号公报

专利文献4：日本特开2000-124177号公报

专利文献5：日本特开2005-217193号公报

发明内容

发明要解决的问题

本发明基于上述情况而完成，因此，本发明的目的在于提供用于硅通孔工艺中的硅基板背面蚀刻、不蚀刻由铜或钨等金属或者多晶硅等形成的连接塞而仅蚀刻硅基板、且具有优异的蚀刻速率的蚀刻液以及使用该蚀刻液的具有硅通孔的半导体芯片的制造方法。

用于解决问题的方案

本发明人等为了达到上述目的而反复进行了深入研究，结果发现，通过使用含有氢氧化钾、羟胺和水的碱系蚀刻液，能够解决该问题。即，本发明的主旨如下。

1.一种硅通孔工艺中的硅基板背面蚀刻用蚀刻液，其含有氢氧化钾、羟胺和水。

2.根据上述1所述的蚀刻液，其中，氢氧化钾的含量为15～50质量%，羟胺的含量为10～40质量%。

3.根据上述1或2所述的蚀刻液，其中，硅基板具有再布线和连接塞，该连接塞突出于未设有再布线的硅基板背面。

4.根据上述3所述的蚀刻液，其中，连接塞由选自多晶硅、铜、钨中的至少1种形成。