[发明专利]用于混合存储器的系统、方法和装置

说明书

技术领域

本发明的实施例总体上涉及集成电路领域，并且更具体地，涉及用于混合存储器的系统、方法和装置。

背景技术

由于存储器导致了未来微处理器系统的关键瓶颈，所以对存储器带宽、功率效率和形状因数的优化变得日益重要。大部分的CPU系统利用基于动态随机存取存储器（DRAM）的大容量存储器解决方案来提供容量和带宽是常见的。然而，DRAM工艺技术主要是针对容量和成本进行优化的，却牺牲了带宽和功率效率。另一方面，通常用于CPU的逻辑工艺技术是针对逻辑密度、功率效率和带宽进行优化的，其缺陷是较高的成本以及较低的存储密度。

附图说明

在附图的图中，通过示例而非限制的方式示出了本发明的实施例，在附图中，类似的参考数字指代类似的元件。

图1是示出了实施至少一个混合存储设备的计算系统的所选择方面的高级框图。

图2示出了混合存储设备的实施例的更详细的视图。

图3A示出了包括在混合存储器封装中的层覆盖型（strata-footprint）全混合存储缓冲器的实施例的侧视图。

图3B示出了包括在混合存储器封装中的层覆盖型全混合存储缓冲器的实施例的俯视图。

图4A示出了包括在混合存储器封装中的小覆盖型（small-footprint）局部混合存储缓冲器的实施例的侧视图。

图4B示出了包括在混合存储器封装中的小覆盖型局部混合存储缓冲器的实施例的分解侧视图。

图4C示出了包括在混合存储器封装中的小覆盖型局部混合存储缓冲器的实施例的俯视图。

图5示出了混合存储器封装的可替换实施例的侧视图。

图6描述了在每个存储器层或存储器瓦片（tile）中实施的用于在初始化期间能够动态地进行独立寻址的扫描链逻辑的实施例。

图7是混合存储设备中的存储器瓦片的实施例的框图。

图8是混合存储设备中的存储缓冲器的实施例的框图。

图9示出了利用混合堆叠式存储器的两级存储系统的实施例。

图10是利用自适应功率逻辑来优化向混合存储设备输送的功率的过程的实施例的流程图。

图11是利用自适应刷新逻辑来优化向混合存储设备输送的功率的过程的实施例的流程图。

具体实施方式

实施例总体上针对用于实施混合存储器的系统、方法和装置。

图1是示出了实施至少一个混合存储设备的计算系统的所选择方面的高级框图。

示出了计算机系统100。该计算机系统可以是台式计算机、服务器、工作站、膝上型计算机、手持设备、电视机顶盒、媒体中心、游戏机、（例如车辆中的）集成系统或其他类型的计算机系统。在若干实施例中，该计算机系统100包括用于将若干部件耦合在一起的系统板102（即，母板）。例如，系统板102能够通过使用导线线路和特定的接口来耦合部件。系统板102可以向被耦合的部件输送功率。另外，系统板可以提供用于允许多个部件彼此通信的通信接口。

在耦合到系统板102的部件中有一个或多个中央处理单元（CPU）。虽然在许多实施例中可能存在许多CPU，但是在图1中所示的实施例中，为了清楚起见，仅示出了一个CPU，即CPU 104。CPU 104可以是英特尔公司的CPU或另一品牌的CPU。CPU 104包括一个或多个核。在所示的实施例中，CPU 104包括四个核：核A（106）、核B（108）、核C（110）和核D（112）。在其他实施例中，CPU 104可以具有大于或小于图1所示的四个核的多个核。在许多实施例中，每个核（诸如核A（106））包括内部功能块，诸如一个或多个执行单元、引退单元、一组通用和专用寄存器等。如果图1中所示的核是多线程的或超线程的，则每个硬件线程也可以被认为是核。