[发明专利]源极跟随器输入缓冲器

说明书

技术领域

本发明大体上涉及缓冲器，且更特定来说，涉及具有经降低的输入电容负载的源极跟随器缓冲器。

背景技术

参考图式的图1，参考数字100大体上指示用于模/数转换器(ADC)的常规输入电路。电路100大体上在第12/199,804号共同待决的专利申请案中描述，所述申请案出于所有的目特此以引用的方式并入。如图示，电路100通常包括发射媒体(由电感器L1表示)、缓冲器102及取样保持(S/H)电路104。缓冲器102通常包括NMOS晶体管Q1(其耦合到电感器L1)、级联NMOS晶体管Q2和Q3(其在它们各自的栅极处接收偏置电压NCAS及NBIAS)、及电容器C1。S/H电路102通常(为便于说明起见)表示为电阻器RS、取样开关SS、及取样电容器CS。

就许多常规的缓冲器来说，驱动晶体管Q1(其通常是源极跟随器)的“片外”驱动器可驱动(减轻)连续时间负载，但不能驱动开关负载(其在使用S/H电路104的情况下存在)。在此配置中，电容器C1(其通常与电容器CS的尺寸相同)为负载提供信号电流(经由晶体管Q2)，而源极跟随器(晶体管Q1)能够大体上为开关负载(S/H电路104)定义电压。期望电容器C1在负载“片外”驱动器时保持为小的。这将意味着晶体管Q1还将提供一部分的信号电流。具有此额外小电容器C1约束的这种配置可不仅就其不能驱动开关负载成问题，而且当用于交错的ADC中时还可明显且不利地影响交错的ADC的无杂散动态范围(SFDR)，所述交错的ADC使用许多缓冲器以驱动多个S/H电路。因此，需要具有经改进的性能的电路。

一些其它常规电路在第4,634,993号美国专利；第5,764,175号美国专利；第5,872,469号美国专利；第6,255,865号美国专利；第7,385,427号美国专利；第20090206885号预批准公开案；及第WO07/093475号PCT公开案中描述。

发明内容

因此，本发明的实例实施例提供一种设备。所述设备包括偏置电路，所述偏置电路具有：具有第一电容的第一电容器，其接收输入信号的第一部分；及一对级联晶体管，其中所述第一电容器是耦合到在所述级联晶体管之间的节点，且其中所述级联对的第一级联晶体管接收第一偏置电压，且其中所述级联晶体管对的第二级联晶体管接收第二偏置电压；具有第二电容的开关电容器电路；及源极跟随器缓冲器，其耦合到所述偏置电路及所述开关电容器电路，其中所述源极跟随器接收所述第二偏置电压及接收所述输入信号的第二部分，且其中所述源极跟随器包含具有第三电容的第二电容器，且其中第一电容与经组合的第二及第三电容的比率至少为一。

根据本发明的实例实施例，所述源极跟随器缓冲器进一步包括多个源极跟随器缓冲器，所述多个源极跟随器缓冲器各自耦合到所述偏置电路且各自接收所述输入信号的第二部分。

根据本发明的实例实施例，所述第一级联晶体管进一步包括第一NMOS晶体管，所述第一NMOS晶体管在其栅极处接收第一偏置电压，且其中所述第二级联晶体管是第二NMOS晶体管，所述第二NMOS晶体管在其漏极处耦合到所述第一NMOS晶体管的源极且在其栅极处耦合到所述第一NMOS晶体管的漏极，且其中所述第一电容器耦合到所述第二NMOS晶体管的漏极。

根据本发明的实例实施例，所述偏置电路进一步包括电流源，所述电流源耦合到所述第一NMOS晶体管的漏极。

根据本发明的实例实施例，所述源极跟随器缓冲器进一步包括：第三NMOS晶体管，所述第三NMOS晶体管在其栅极处接收所述输入信号的第二部分且在其源极处耦合到所述第二电容器；及第四NMOS晶体管，所述第四NMOS晶体管在其栅极处耦合到所述第二NMOS晶体管的栅极且在其漏极处耦合到所述第三NMOS晶体管的源极。

根据本发明的实例实施例，所述第三NMOS晶体管的主体耦合到所述第二电容器。

根据本发明的实例实施例，所述比率是10∶1。

根据本发明的实例实施例，所述开关电容器电路是取样保持(S/H)电路。