[发明专利]半导体器件及其制造方法

说明书

技术领域

本发明涉及半导体器件及其制造方法，尤其涉及最下层布线由埋入布线形成的半导体器件及其制造方法。

背景技术

随着要求半导体器件的微细化、高集成化和高速化，需要降低布线电阻、降低布线间电容以及提高布线的可靠性。对于降低布线电阻，使用电阻比以前的铝（Al）合金低的铜（Cu）布线。

对于降低布线间电容，作为布线的层间绝缘膜，替代现有的氧化硅膜（SiO₂）而使用相对介电常数比它低的绝缘膜（以下称为低介电常数膜）。

在日本特开2004-158832号公报（专利文献1）中，公开了有关在层间绝缘膜上作为低介电常数膜使用了SiOC膜的多层布线的技术。

另一方面，从确保栓塞与布线的连接的可靠性的角度出发，公开了以下的那样的技术。

在日本特开2006-339623号公报（专利文献2）中公开了，选择性地蚀刻层间绝缘膜102，以使得最下层的接触栓塞103的最上部的表面比层间绝缘膜102的最上部的表面低，然后，通过在层间绝缘膜102上形成金属层104，防止在形成金属层104时产生空洞的技术。

另外，在日本特开2006-73635号公报（专利文献3）中公开了，通过加工在层间绝缘膜6上堆积的导电性材料，形成为触点7的上部小的技术。

在先技术文献 

<专利文献1>日本特开2004-158832号公报

<专利文献2>日本特开2006-339623号公报

<专利文献3>日本特开2006-73635号公报

发明内容

（发明要解决的问题）

近年来，半导体器件愈发微细化，要求没有各种各样的问题，提高它的性能。

本发明的目的在于，提高半导体器件的电气性能，尤其是，减少通过布线的信号的延迟。

另外，本发明的其它目的在于，提高半导体器件的可靠性，尤其是，提高布线的可靠性。

另外，本发明的其它目的在于，提高半导体器件的电气性能，而且提高半导体器件的可靠性，尤其是，减少通过布线的信号的延迟，而且提高布线的可靠性。

本发明的上述和其它的目的和新颖特征，从本说明书的描述和附图可以清楚地看出。

（用来解决问题的方案）

如果简要地说明本申请中公开的发明中的代表性方案的概要，则如下所述。

根据代表性的实施方式的半导体器件的制造方法，包括以下工序：(a)、在半导体衬底上形成第1层间绝缘膜的工序；(b)、在上述第1层间绝缘膜上形成第1接触孔的工序；(c)、在上述(b)工序之后，在上述半导体衬底上形成第1导电膜，向上述第1接触孔的内部埋入上述第1导电膜的工序；(d)、去除上述第1接触孔的外部的上述第1导电膜，形成由上述第1导电膜构成的第1栓塞的工序；(e)、在上述(d)工序之后，以使上述第1层间绝缘膜的上表面比上述第1栓塞的上表面低的方式，使上述第1层间绝缘膜的上表面后退的工序；(f)、在上述(e)工序之后，在上述半导体衬底上形成介电常数比氧化硅低的第2层间绝缘膜的工序；(g)、在上述第2层间绝缘膜上形成使上述第1栓塞的一部分露出，且下表面比上述第1栓塞的上表面低的第1布线沟的工序；(h)、在上述(g)工序之后，在上述半导体衬底上形成第2导电膜，向上述第1布线沟的内部埋入上述第2导电膜的工序；以及(i)、去除上述第1布线沟的外部的上述第2导电膜，形成由上述第2导电膜构成且与上述第1栓塞连接的第1布线的工序。

另外，根据代表性的实施方式的半导体器件，包括：在半导体衬底上形成的第1层间绝缘膜；在上述第1层间绝缘膜中形成的第1栓塞；在上述第1层间绝缘膜上形成且介电常数比氧化硅低的第2层间绝缘膜；以及在上述第2层间绝缘膜中形成且与上述第1栓塞连接的第1埋入布线。而且，上述第1栓塞的上表面形成在比上述第1层间绝缘膜的上表面高的位置上，上述第1埋入布线的下表面形成在比上述第1栓塞的上表面低的位置上。

（发明的效果）

如果简要地说明由本申请中公开的发明中的代表性方案分别得到的效果，则如下所述。

在本发明的半导体器件中，可以提高半导体器件的电气性能。尤其是，可以减少通过布线的信号的延迟。

另外，如果简要地说明由其它方案分别得到的效果，则如下所述。