[发明专利]半导体存储器件和包括它的半导体存储系统

权利要求书

1.一种半导体存储器件，包括：

内部时钟信号发生单元，所述内部时钟信号发生单元被配置为响应于外部时钟信号来产生内部时钟信号；

内部数据选通信号发生单元，所述内部数据选通信号发生单元被配置为响应于外部数据选通信号来产生内部数据选通信号；

相位比较单元，所述相位比较单元被配置为将在响应于内部虚拟写入命令而被使能的写入路径中所使用的所述内部数据选通信号和所述内部时钟信号的相位彼此进行比较；以及

输出单元，所述输出单元被配置为将所述相位比较单元的输出信号输出。

2.如权利要求1所述的半导体存储器件，其中，所述写入路径包括：

输入缓冲器，所述输入缓冲器被配置为对经由数据焊盘输入的数据进行缓冲，以产生被缓冲了的数据；

对齐电路，所述对齐电路被配置为响应于所述内部数据选通信号而将从所述输入缓冲器输出的所述被缓冲刻的数据对齐，以产生被对齐了的数据；以及

写入驱动器，所述写入驱动器被配置为响应于所述内部时钟信号，而将从所述对齐电路输出的所述被对齐了的数据提供给内部电路。

3.如权利要求1所述的半导体存储器件，其中，所述写入路径被配置为基于根据所述内部虚拟写入命令而导出的信号而被使能。

4.如权利要求1所述的半导体存储器件，还包括：

命令译码单元，所述命令译码单元被配置为通过对多个外部命令进行译码来产生所述内部虚拟写入命令。

5.如权利要求1所述的半导体存储器件，还包括相位比较脉冲发生单元，所述相位比较脉冲发生单元被配置为产生具有比所述内部时钟信号的时钟周期小的脉宽的相位比较脉冲，其中所述相位比较单元被配置为接收所述相位比较脉冲。

6.如权利要求1所述的半导体存储器件，还包括传送单元，所述传送单元响应于所述相位比较脉冲来将所述内部时钟信号传送给所述相位比较单元，并响应于电源电压而使所述内部数据选通信号旁通至所述相位比较单元。

7.一种半导体存储器件，包括：

内部时钟信号发生单元，所述内部时钟信号发生单元被配置为响应于外部时钟信号来产生内部时钟信号；

内部数据选通信号发生单元，所述内部数据选通信号发生单元被配置为响应于外部数据选通信号来产生内部数据选通信号；

相位比较脉冲发生单元，所述相位比较脉冲发生单元被配置为响应于虚拟写入命令来产生在所述内部时钟信号的预定持续时间期间被使能的相位比较脉冲；

传送单元，所述传送单元被配置为响应于写入校正信号和所述相位比较脉冲，而选择性地传送所述内部时钟信号和所述内部数据选通信号；

相位比较单元，所述相位比较单元被配置为将从所述传送单元输出的所述内部时钟信号与所述内部数据选通信号的相位彼此进行比较；以及

输出单元，所述输出单元被配置为输出所述相位比较单元的输出信号。

8.如权利要求7所述的半导体存储器件，其中，所述内部时钟信号的所述预定持续时间包括经训练数据选通信号的触发持续时间，所述经训练数据选通信号是相位与所述内部时钟信号的相位相同的所述内部数据选通信号。

9.如权利要求8所述的半导体存储器件，其中，所述触发持续时间是除了所述经训练数据选通信号的前导信号持续时间之外的持续时间。

10.如权利要求7所述的半导体存储器件，其中，所述相位比较脉冲发生单元包括：

延迟电路，所述延迟电路被配置为响应于所述内部时钟信号来将所述虚拟写入命令延迟，以产生被延迟了的虚拟写入命令；以及

脉宽控制器，所述脉宽控制器被配置为对在所述延迟电路中所获得的所述被延迟了虚拟写入命令的脉宽进行控制。

11.如权利要求10所述的半导体存储器件，其中，所述延迟电路包括D触发器链。

12.如权利要求10所述的半导体存储器件，其中，所述脉宽控制器被配置为将所述被延迟了的虚拟写入命令的脉宽控制为小于所述内部时钟信号的一个周期。