[发明专利]一种FinFET晶体管的制作方法

说明书

技术领域

本发明涉及半导体集成电路及其制造技术领域，尤其涉及一种FinFET晶体管(鳍形场效应晶体管)的制作方法。

背景技术

集成电路性能的提高主要是通过不断缩小集成电路器件的尺寸以提高它的速度来实现的。目前，集成电路器件(MOSFET)的特征尺寸已缩小到纳米尺度。在此尺度下，各种基本的和实际的限制开始出现，使得建立在硅平面CMOS技术之上的集成电路技术的发展正遭受前所未有的挑战。一般认为，经过努力，CMOS技术仍有可能推进到20纳米甚至10纳米技术节点，但在20纳米节点之后，传统的平面CMOS技术将很难进一步发展。近年来，在所提出的各种新技术当中，多栅MOS器件技术被认为是最有希望在亚20纳米节点后得到应用的技术。这是因为，与传统单栅器件相比，多栅器件具有更强的短沟道抑制能力，更好的亚阈特性、更高的驱动能力以及能带来更高的电路密度。

目前，FinFET(鳍形场效应晶体管)器件因其自对准结构可由常规的平面CMOS工艺来实现，从而成为最有希望的多栅器件。FinFET在结构上可分为双栅FinFET和三栅FinFET。对双栅FinFET来说，为获得可接受的器件性能，要求其Fin的厚度为栅电极长度的1/3～1/2，这样，微细加工的水平必须大幅度超前发展。另一方面，就三栅FinFET而言，由于Fin体的三个面都受到栅电极的控制，理应具有更强的短沟道控制能力，因此Fin体的厚度可以与栅电极的长度相当或更大，即器件的(最小)特征尺寸仍然为栅电极的长度，对微细加工水平没有提出超常的要求，因而与传统CMOS工艺技术更为兼容。然而，理论和实验研究均表明，在沟道掺杂浓度较高的情况下，三栅FinFET的确呈现了更为优良的短沟道特性，但在沟道为轻(无)掺杂的情况下，三栅结构与双栅结构相比并没有明显的改进。而在纳米尺度情况下，为了避免杂质数量离散引起的器件阈值电压的分散，MOS器件不能采用高掺杂的沟道，即必须采用轻(无)掺杂沟道。此外，在相同沟道面积的情况下，三栅结构的器件比双栅结构，甚至单栅结构的器件占用更多的版图面积。因此，综合而言，双栅FinFET是更可取的新器件结构。

尽管目前看来双栅FinFET比三栅FinFET更有希望成为下一代的集成电路器件，但在进入实用化之前，必须解决一些关键的技术难题。超薄Fin体的加工就是最主要的难题之一。目前所报导的实验制备技术均不能成为大生产技术。迄今所演示的Fin体的制作方法通常是在光刻的基础上再通过某种手段，如对光刻图形进行灰化(Ashing)等处理，以达到图形的进一步缩小。这种技术由于所形成图形几何尺寸的均匀性和重复性很差，不能用于电路的制作。侧墙图形转移技术(spacer image transfer)虽然是一种简易的纳米尺度加工技术，可用来制作单个器件，但这种技术会产生众多的寄生图形，因而不能用于电路的制作。

发明内容

本发明要解决的主要技术问题是，提供一种FinFET晶体管的制作方法，利用该方法制作出的Fin体的厚度可以达到不同FinFET晶体管对其Fin体厚度的要求，例如当利用该方法制作双栅FinFET晶体管时，制作出的晶体管的Fin体的厚度可为其栅电极长度的1/3～1/2，甚至更小。

为解决上述技术问题，本发明提供一种FinFET晶体管的制作方法，包括：

在衬底上生成一介质条；

在所述衬底上以所述介质条为掩膜进行离子注入使原先为单晶材料的衬底表面形成非晶层；

在所述衬底上生成覆盖所述介质条的非晶半导体层，然后将其进行热退火处理，使所述非晶层和所述非晶半导体层再结晶形成单晶层；

对预设计为晶体管源漏区的所述介质条两端区域做相应的处理形成保护层；

在所述保护层覆盖区域以外的介质条两侧形成再结晶的半导体侧墙，并在所述保护层覆盖区域内形成再结晶的半导体块；

去除所述侧墙之间的介质条，所述侧墙形成Fin体；所述半导体块形成Fin体两端的支撑块；所述Fin体两端的支撑块为晶体管的源漏区；

在所述衬底和所述半导体块上生成牺牲层，并在所述Fin体的两侧形成保护侧墙，然后将其进行氧化处理，使所述Fin体与所述衬底隔离；

去除所述保护侧墙，形成栅介质层和栅电极。

在本发明的一种实施例中，所述衬底为无掺杂或者轻掺杂的单晶半导体衬底。

在本发明的一种实施例中，形成所述半导体侧墙的方法为：对所述再结晶的半导体层进行各向异性刻蚀，在所述保护层覆盖区域以外的介质条两侧形成再结晶的半导体侧墙。