[发明专利]半导体装置

说明书

技术领域

本发明涉及具有形成在外部连接端子与内部电路区域之间的ESD保护元件的半导体装置，该ESD保护元件用于保护形成在所述内部电路区域中的内部元件免受ESD破坏。

背景技术

在具有MOS型晶体管的半导体装置中，作为用于防止来自外部连接用焊盘(PAD)的静电对内部电路造成破坏的ESD保护元件，已知有所谓的截止晶体管(offtransistor)，截止晶体管是将N型MOS晶体管的栅极电位固定为地(Vss)而设置为截止状态。

为了防止内部电路元件的ESD破坏，重要之处在于：将比例尽量大的静电脉冲引入到截止晶体管中而不使其传播到内部电路元件，或者，在使速度快且电压大的静电脉冲变化为速度慢且电压小的信号后进行传播。

另外，截止晶体管与构成其他逻辑电路等内部电路的MOS型晶体管不同，需要流过由临时引入的大量静电产生的电流，因此，截止晶体管大多被设定为几百微米级的较大的晶体管宽度(W宽度)。

因此，截止晶体管的占有面积大，特别对于较小的IC芯片而言，存在成为IC整体的成本上升原因的问题。

另外，截止晶体管大多采用将多个漏区、源区、栅极组合为梳形的方式，但由于采用了组合多个晶体管的构造，因而难以使ESD保护用N型MOS晶体管整体进行均匀的动作，例如在距外部连接端子距离近的部分处会产生电流集中，从而无法充分发挥原本的ESD保护功能，造成破坏。

作为其改善对策，为了在截止晶体管整体中均匀地流过电流，特别是增大漏区上的接触孔与栅极之间的距离十分有效。

另外，还提出过进行了如下研究的例子：与距外部连接端子的距离相对应地，距外部连接端子的距离越远，使晶体管的动作越快(例如，参照专利文献1)。

【专利文献1】日本特开平7-45829号公报

但是，当希望减小截止晶体管的占有面积而减小W宽度时，无法充分发挥保护功能。另外，在改善例中，是通过调整漏区的从接触点到栅极的距离，来局部地调整晶体管动作速度，但是，随着漏区宽度的缩小，无法确保从接触点到栅极的期望距离，另一方面，为了充分发挥保护功能，需要延长从接触点到栅极的距离，存在截止晶体管所占的面积变大的问题。

发明内容

为了解决上述问题，本发明以如下方式来构成半导体装置。

该半导体装置在内部电路区域中至少具有作为内部元件的N型MOS晶体管，在外部连接端子与所述内部电路区域之间具有ESD保护用N型MOS晶体管，且具有沟槽分离区，所述ESD保护用N型MOS晶体管用于保护作为所述内部元件的N型MOS晶体管及其他内部元件免受ESD破坏，其中，所述ESD保护用N型MOS晶体管的漏区经由漏极延伸设置区与漏极接触区电连接，所述漏极延伸设置区由与所述漏区同一导电型的杂质扩散区形成，并且沿着所述沟槽分离区的侧面和下表面设置，所述漏极接触区由与所述漏区同一导电型的杂质扩散区形成。

另外，构成了如下半导体装置：所述ESD保护用N型MOS晶体管的漏区经由漏极延伸设置区与漏极接触区电连接，所述漏极延伸设置区由与所述漏区同一导电型的杂质扩散区形成，并且沿着多个所述沟槽分离区的侧面和下表面设置，所述漏极接触区由与所述漏区同一导电型的杂质扩散区形成。

另外，构成了如下半导体装置：所述ESD保护用N型MOS晶体管的漏区经由漏极延伸设置区与漏极接触区电连接，所述漏极延伸设置区由与所述漏区同一导电型的杂质扩散区形成，并且沿着所述沟槽分离区的侧面和下表面设置，所述漏极接触区由与所述漏区同一导电型的杂质扩散区形成，所述ESD保护用N型MOS晶体管的源区经由源极延伸设置区与源极接触区电连接，所述源极延伸设置区由与所述源区同一导电型的杂质扩散区形成，并且沿着所述沟槽分离区的侧面和下表面设置，所述源极接触区由与所述源区同一导电型的杂质扩散区形成。

另外，所述漏极延伸设置区的方块电阻值与所述漏区的方块电阻值相同。

利用以上手段，能够最大程度地抑制占有面积的增加，并且确保从ESD保护用N型MOS晶体管的漏区或源区的接触点到栅极电极的距离，能够防止ESD保护用N型MOS晶体管的局部性电流集中，得到包括具有充分的ESD保护功能的ESD保护用N型MOS晶体管的半导体装置。

附图说明

图1是示出本发明的半导体装置的ESD保护用N型MOS晶体管的第1实施例的示意性剖视图。

图2是示出本发明的半导体装置的ESD保护用N型MOS晶体管的第2实施例的示意性剖视图。

标号说明

101P型的硅衬底

201源区

202漏区