[发明专利]分栅闪存单元及其制作方法

说明书

技术领域

本发明涉及半导体工艺领域，特别涉及一种分栅闪存单元及其制作方法。

背景技术

在目前的半导体产业中，集成电路产品主要可分为三大类型：模拟电路、数字电路和数/模混合电路，其中存储器件是数字电路中的一个重要类型。而在存储器件中，近年来闪速存储器(flash memory，简称闪存)的发展尤为迅速。闪存的主要特点是在不加电的情况下能长期保持存储的信息；且具有集成度高、存取速度快、易于擦除和重写等优点，因而在微机、自动化控制等多项领域得到了广泛的应用。

闪存的标准物理结构称为闪存单元(bit)。闪存单元的结构与常规MOS晶体管不同。常规的MOS晶体管的栅极(gate)和导电沟道间由栅极绝缘层隔开，一般为氧化层(oxide)；而闪存在控制栅(CG：control gate，相当于常规的MOS晶体管的栅极)与导电沟道间还多了一层物质，称之为浮栅(FG：floating gate)。由于浮栅的存在，使闪存可以完成三种基本操作模式：即读、写、擦除。即便在没有电源供给的情况下，浮栅的存在可以保持存储数据的完整性。

图1给出现有分栅存储单元的结构示意图。每个分栅存储单元包括二个存储晶体管110和与之相邻的字线120(WL：word line)，每个存储晶体管110是一个存储子单元，并且两个存储晶体管110共用字线120，所述存储晶体管110包括浮栅101、控制栅105，所述浮栅101与控制栅105间具有层间绝缘层102；同时在控制栅105和层间绝缘层102两侧形成有侧墙104，所述字线与浮栅101之间具有隧穿绝缘层103。

但是现有的分栅闪存单元编程电压比较大，并且器件小型化受到限制。

发明内容

本发明解决的问题是提供一种编程电压比较小，并且有利于器件小型化的分栅闪存单元及其制造方法。

为解决上述问题，本发明提供一种分栅闪存单元制造方法，包含：提供衬底，所述衬底包含至少两个第一区域和位于第一区域之间的第二区域，所述第一区域衬底表面依次形成有隧穿层、纳米晶层、阻挡层、控制栅；在第二区域衬底内形成沟槽；在所述沟槽表面形成隔离介质层，并形成填充满所述沟槽且厚度大于所述沟槽深度的字线；在控制栅与字线相对的两侧形成源、漏区。

优选地，形成位于第二区域的字线的步骤包括：形成覆盖衬底表面的隧穿层；在所述隧穿层表面形成含有开口的刻蚀停止层，所述开口的位置及宽度与第二区域的位置及宽度相对应；以所述刻蚀停止层为掩膜，沿所述开口依次刻蚀所述隧穿层和衬底，形成沟槽；在所述沟槽表面形成隔离介质层；形成填充满所述沟槽且厚度大于所述沟槽的深度的字线。

优选地，形成位于第二区域的字线的步骤包括：依次形成覆盖衬底表面的隧穿层、纳米晶层、阻挡层、多晶硅层；在所述多晶硅层表面形成含有开口的刻蚀停止层，所述开口的位置及宽度与第二区域的位置及宽度相对应；以所述刻蚀停止层为掩膜，依次刻蚀所述多晶硅层、阻挡层、纳米晶层、隧穿层，直至暴露所述衬底；以刻蚀停止层为掩膜，刻蚀所述衬底，形成沟槽；在所述沟槽表面形成隔离介质层；形成填充满所述沟槽且厚度大于所述沟槽的深度的字线。

优选地，沟槽深度的范围是100-1000埃。

优选地，字线的宽度小于0.18毫米。

优选地，所述隧穿层的材料是二氧化硅。

优选地，所述隧穿层的厚度的范围是50-100埃。

优选地，所述刻蚀停止层的材料是氮化硅。

优选地，所述衬底为p型衬底，所述衬底还包含依次位于衬底表面的n型埋层和p阱，所述字线嵌入所述p型阱。

优选地，所述纳米晶层的厚度的范围是50-200埃。

优选地，所述阻挡层的材料是二氧化硅。

优选地，所述阻挡层的厚度的范围是100-500埃。

优选地，所述纳米晶为硅纳米晶。

相应地，本发明还提供一种分栅闪存单元，包含：衬底，所述衬底包含至少两个第一区域和位于第一区域之间的第二区域；部分位于第二区域衬底内的字线，所述字线与衬底以隔离介质层隔开；依次位于第一区域衬底表面的隧穿层、纳米晶层、阻挡层、控制栅；纳米晶层、控制栅与字线以隔离介质层隔开隔离；在控制栅与字线相对的两侧的源、漏区。

优选地，所述侧墙的材料是二氧化硅。

优选地，所述隧穿层的厚度的范围是50-100埃。

优选地，所述衬底为p型衬底，所述衬底还包含依次位于衬底表面的n型埋层和p阱，所述字线嵌入所述p型阱。

与现有技术相比，本发明具有以下优点：