[发明专利]高速全差分时钟占空比校准电路有效
申请号: | 201110004192.X | 申请日: | 2011-01-11 |
公开(公告)号: | CN102111132A | 公开(公告)日: | 2011-06-29 |
发明(设计)人: | 时龙兴;顾丹红;顾俊辉;吴建辉;赵炜;叶至易;胡大海;张萌;李红 | 申请(专利权)人: | 东南大学 |
主分类号: | H03K5/156 | 分类号: | H03K5/156 |
代理公司: | 南京天翼专利代理有限责任公司 32112 | 代理人: | 朱戈胜 |
地址: | 214135 江*** | 国省代码: | 江苏;32 |
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摘要: | |||
搜索关键词: | 高速 全差分 时钟 校准 电路 | ||
1.一种高速全差分时钟占空比校准电路,其特征在于包括了第一调整级ADJ1,第一缓冲级BUF1、第二调整级ADJ2、第二缓冲级BUF2和占空比检测级DCD;
第一调整级ADJ1的左端第一、第二信号输入端接待校准的原始差分输入信号CLK+和CLK-);
第一调整级ADJ1的第一、第二输出信号端的输出信号OUT1-和OUT1+接至缓冲级BUF1的第一、第二信号输入端;
第一缓冲级BUF1的第一、第二信号输出端的输出信号OUTB1+和OUTB1-接至第二调整级ADJ2的第一、第二信号输入端,继续对占空比进行校准;
第二调整级ADJ2的第一、第二信号输出端的输出信号OUT2-和OUT2+接至第二缓冲级BUF2的第一、第二信号输入端;
第二缓冲级BUF2的第一、第二信号输出端的输出信号CKO+和CKO-即为经过校准后的具有50%占空比的差分校准时钟信号;同时,第二缓冲级BUF2的第一、第二信号输出端输出的时钟信号CKO+和CKO-接至占空比检测级DCD的第一、第二信号输入端;
占空比检测级DCD的第一信号输出端的输出信号CP反馈接至第一调整级ADJ1的第三信号输入端和第二调整级ADJ2的第三信号输入端;
占空比检测级DCD的第二信号输出端的输出信号CN反馈接至第一调整级ADJ1的第四信号输入端和第二调整级ADJ2的第四信号输入端,对占空比进行调整;
所述CP、CN信号分别是正、负控制电压。
2.根据权利要求1所述的高速全差分时钟占空比校准电路,其特征在于所述第一调整级ADJ1和第二调整级ADJ2是相同的;
第一或第二调整级包括:第一晶体管M1、第二晶体管M2、第三晶体管M3和第四晶体管M4,M1~M4是PMOS管;以及第五晶体管M5、第六晶体管M6和第七晶体管M7,M5~M7是NMOS管;
M1、M2、M3以及M4的源极和衬底同时接电源;
M1和M4的栅极分别接正负控制电压CP和CN;
M1的漏极、M2的栅极和漏极,以及M5的漏极相连,构成输出信号OUT1-的输出端;
M4的漏极、M3的栅极和漏极,以及M6的漏极相连,构成输出信号OUT1+的输出端;
M5和M6的衬底同时接地;M5的栅极接输入信号CLK+,M6的栅极接输入信号CLK-;M5和M6的源极相连,并接至M7的漏极;M7的栅极接偏置电压Vb,M7的源极和衬底同时接地。
3.根据权利要求2所述的高速全差分时钟占空比校准电路,其特征在于所述的第一缓冲级BUF1包括顺序级联的第一缓冲器(201)和第二缓冲器(202);
第一缓冲器(201)的第一、第二信号输入端接第一调整级AD.J1的第一、第二输出端的输出信号OUT1+和OUT1-,第二缓冲器(202)的第一、第二输出端的即为经过一次占空比校准的差分时钟信号OUTB1+和OUTB1-。
4.根据权利要求3所述的高速全差分时钟占空比校准电路,其特征在于所述的第二缓冲级BUF2包括顺序级联的第一缓冲器(301)、第二缓冲器(302)、第三缓冲器(303)和第四缓冲器(304);
第一缓冲器(301)的第一、第二信号输入端接第二调整级的第一、第二输出端的输出信号OUT2+和OUT2-,第四缓冲器(304)的第一、第二输出端的输出端即为经过两次校准后的具有50%占空比的差分时钟信号CKO+和CKO-。
5.根据权利要求4所述的高速全差分时钟占空比校准电路,其特征在于所述的占空比检测级DCD包括第一电阻(401)、第二电阻(402)、第一电容(403)、第二电容(404)和放大器(405)组成;
第一电阻(401)和第二电阻(402)的一端分别接第二缓冲级BUF2的第一、第二信号输出端的输出信号CKO+、CKO-;第一电阻(401)的另一端与第一电容(403)的一端相连并接至放大器(405)的负输入端;第二电阻(401)的另一端与第二电容(404)的一端相连并接至放大器(405)的正输入端;第一电容(403)的另一端接放大器(405)的正输出端,即为输出的控制电压CP;第二电容(404)的另一端接放大器(405)的负输出端,即为输出地控制电压CN。
6.根据权利要求5所述的高速全差分时钟占空比校准电路,其特征是占空比检测级DCD的检测方法是:
输入信号为CKO+,CKO-,输出信号为CP、CN,则:
设CKO+高电平持续时间为tH,低电平持续时间为tL,则:
当占空比为50%时,tH=tL,则即CP和CN保持不变,结束占空比调整;
当占空比小于50%时,tH<tL,则即CP继续减小,CN继续增大,继续调整占空比,直到50%为止;
当占空比大于50%时,tH>tL,则即CP继续增大,CN继续减小,继续调整占空比,直到50%为止。
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