[发明专利]高速全差分时钟占空比校准电路

说明书

技术领域

本发明适用于各种高速通信传输中时钟占空比校准的应用场合，如高速数据存储器，流水线型处理器等，属于占空比校准电路设计的技术领域。

背景技术

随着集成电路工艺的不断进步，芯片的工作速度得到不断的提高，并且已经开始广泛采用诸如双数据速率(Double Data Rate，DDR)、流水线等技术来获取更大的数据吞吐率，而高速则要求有更严格的时序精度，这就意味着对系统时钟的性能要求也更严格，其中一个重要的性能指标就是时钟的占空比。一个50％占空比的时钟对于数据的传播最为有利，而对于采用双数据率、流水线工作方式的系统来说，50％的占空比能确保数据在传输过程中正确地建立和保持，保障系统正常稳定地工作。

在实际的应用中，系统的时钟往往通过锁相环(PLL)或者延迟锁相环(DLL)来产生，在此过程中，由于电路设计本身产生的失配和芯片制造过程中工艺与仿真模型的偏差，经过倍频、同步后产生的时钟往往不能保证50％的占空比。另外，在时钟的传播过程中，由于传播链路中同样存在着系统及工艺的偏差，也将会引起时钟的占空比失调。特别是在高频应用时，占空比的失调甚至会使时钟信号不能正常地翻转，从而造成严重的时序错误。因此，在对占空比要求严格的场合中，加入占空比校准电路是十分必须的。

目前的占空比校准方式主要分为两类：数字方式和模拟方式。由于数字方式受到最小延迟单元的限制，校准精度存在着离散性，往往不获得精确地校准结果，而且数字方式一般需要借助相位合成和计数检测等方式，其时序的要求导致工作的速度不能太高。而模拟方式种类较多，区别的重点在于占空比的检测方式上，但一般都能比数字方式获得更高的占空比校准精度、工作在更高的频率，并获得更小的边沿抖动。

发明内容

技术问题：本发明旨在给出一种能够解决上述背景中提到的技术问题的高速时钟占空比校准电路，解决在高速系统中时钟的占空比校准问题。该电路采用连续时间积分器检测占空比，直接在时钟传播链路上调整占空比从而提高工作速度。

技术方案：本发明的目的在于，针对现有的占空比校准电路的不足，提出一种在指定工艺下能在更高、更宽的频率范围内进行占空比校准。除此之外，所提出的方案对工艺失配等现象也具有较好的抑制力。

本发明高速全差分时钟占空比校准电路，该电路包括了第一调整级ADJ1，第一缓冲级BUF1、第二调整级ADJ2、第二缓冲级BUF2和占空比检测级DCD。其中第一调整级ADJ1的左端第一、第二信号输入端接待校准的原始差分输入信号(CLK+、CLK-)；第一调整级ADJ1的第一、第二输出信号端的输出信号(OUT1-、OUT1+)接至第一缓冲级BUF1的第一、第二信号输入端；第一缓冲级BUF1的第一、第二信号输出端的输出信号(OUTB1+、OUTB1-)接至第二调整级ADJ2的第一、第二信号输入端，继续对占空比进行校准；第二调整级ADJ2的第一、第二信号输出端的输出信号(OUT2-、OUT2+)接至第二缓冲级BUF2的第一、第二信号输入端；第二缓冲级BUF2的第一、第二信号输出端的输出信号(CKO+、CKO-)即为经过校准后的具有50％占空比的差分校准时钟信号；同时，第二缓冲级BUF2的第一、第二信号输出端输出的时钟信号(CKO+、CKO-)接至占空比检测级DCD的第一、第二信号输入端；占空比检测级DCD的第一信号输出端的输出信号(CP)反馈接至第一调整级ADJ1的第三信号输入端和第二调整级ADJ2的第三信号输入端，占空比检测级DCD的第二信号输出端的输出信号(CN)反馈接至第一调整级ADJ1的第四信号输入端和第二调整级ADJ2的第四信号输入端，对占空比进行调整。

所述的第一调整级ADJ1中，第一晶体管M1、第二晶体管M2、第三晶体管M3、第四晶体管M4的源极和衬底同时接电源；第一晶体管M1和第二晶体管M4的栅极分别接正负控制电压CP和CN；第一晶体管M1的漏极、第二晶体管M2的栅极和漏极、第五晶体管M5的漏极相连，即为输出信号OUT1-；同样，第四晶体管M4的漏极、第三晶体管M3的栅极和漏极、第六晶体管M6的漏极相连，即为输出信号OUT1+；第五晶体管M5和第六晶体管M6的衬底同时接地；第五晶体管M5的栅极接输入信号CLK+，第六晶体管M6的栅极接输入信号CLK-；第五晶体管M5和第六晶体管M6的源极相连并接至第七晶体管M7的漏极；第七晶体管M7的栅极接偏置电压Vb，第七晶体管M7的源极和衬底同时接地。M1～M4是PMOS管；M5～M7是NMOS管。