[发明专利]装置及其制造方法

说明书

技术领域

本发明涉及一种集成电路，特别涉及一种具有转接板(interposer)的三维集成电路(three-dimensional integrated circuit，3DIC)及其制造方法。

背景技术

由于各个电子部件(即，晶体管、二极管、电阻、电容等等)的集积度(integration density)持续的改进，使集成电路持续不断的快速成长发展。主要来说，集积度的改进来自于最小特征尺寸(minimum feature size)不断缩小而容许更多的部件整合至既有的芯片面积内。

集成部件所占的体积实际上位于半导体晶片的表面。尽管微影(lithography)技术的精进为二维(2D)集成电路制作带来相当大的助益，二维空间所能拥有的密度还是有其物理限制。这些限制之一在于制作这些部件所需的最小尺寸。再者，当更多的装置放入一芯片中，需具有更复杂的电路设计。另一限制来自于当装置数量增加时，其间的内连线(interconnection)的数量及长度大幅增加。而当内连线的数量及长度增加时，电路的时间延迟(RC delay)以及电量耗损均会增加。

因此，开始发展出三维集成电路(3DIC)，其中芯片的堆叠可通过用于堆叠芯片并将其连接至封装基底的打线接合(wire bonding)、倒装芯片接合(flip-chip bonding)和/或硅通孔电极(through-silicon via，TSV)。在传统的芯片堆叠方法中，当二个芯片接合至另一芯片时便会产生问题，二个芯片可能需要不同的凸块(bump)尺寸，其造成后续接合、焊料凸块回流(reflowing)、底胶填充(underfill filling)及晶片切割的困难度。

发明内容

为克服上述现有技术的缺陷，在本发明一实施例中，一种装置，包括：一第一芯片，具有一第一侧及与其相对的一第二侧，第一侧具有一第一区及一第二区；一第一金属凸块，形成于第一芯片的第一侧的第一区上，具有一第一平面尺寸；一第二芯片，通过第一金属凸块而接合至第一芯片的该第一侧；一介电层，位于第一芯片的第一侧上方，且包括直接位于第二芯片上的一第一部、环绕第二芯片的一第二部以及露出第一芯片的第一侧的第二区的一开口；一第二金属凸块，形成于第一芯片的第一侧的该第二区上且延伸进入介电层的开口内，具有一第二平面尺寸，第二平面尺寸大于第一平面尺寸；以及一电子部件，通过第二金属凸块而接合至第一芯片的第一侧。

本发明另一实施例中，一种装置，包括：一第一芯片，包括一基底，其具有一第一侧及与其相对的一第二侧；一第一基底通孔电极及一第二基底通孔电极，形成于基底内；一第一凸块下方金属层及一第二凸块下方金属层，形成于基底的第一侧上，且分别电性耦接至第一基底通孔电极及第二基底通孔电极；一介电层，位于第一凸块下方金属层及第二凸块下方金属层上方，且具有露出至少一部分的第一凸块下方金属层的一第一开口以及露出至少一部分的第二凸块下方金属层的一第二开口，其中第一开口具有一第一平面尺寸且小于第二开口具有的一第二平面尺寸；一第一金属凸块，具有一第一高度且形成于露出的第一凸块下方金属层上并延伸进入介电层的第一开口内；一第二金属凸块，具有一第二高度且形成于露出的第二凸块下方金属层上并延伸进入介电层的第二开口内，其中第一高度低于第二高度；以及一第二芯片，通过第一金属凸块而接合至第一芯片。

本发明又一实施例中，一种装置的制造方法，包括：提供一晶片；在晶片上方形成一第一凸块下方金属层及一第二凸块下方金属层；在第一凸块下方金属层上形成一第一金属凸块并与其电性耦接；将一第一芯片接合至第一金属凸块；形成一防焊涂布层，以覆盖第一芯片及晶片；在防焊涂布层内形成一开口，以露出至少一部分的第二凸块下方金属层；以及在开口内形成一第二金属凸块，且电性耦接至第二凸块下方金属层，其中第二金属凸块大于第一金属凸块。

本发明增加了芯片堆叠的弹性。

附图说明

图1至图8示出根据一实施例的具有堆叠芯片的三维集成电路制造方法中各个阶段的剖面示意图，其中具有不同尺寸的金属凸块形成于同一芯片/晶片上。

其中，附图标记说明如下：

10～基底；

10a～第一侧；

10b～第二侧；

12～集成电路；

16～基底通孔电极；

18、22～内连结构；

20～金属凸块；

24、32、44～介电层；

26～金属线/重布局层；

28～金属介层窗/重布局层；