[发明专利]一种电池荷电状态预测内核设计方法有效
申请号: | 201110008788.7 | 申请日: | 2011-01-14 |
公开(公告)号: | CN102590749A | 公开(公告)日: | 2012-07-18 |
发明(设计)人: | 朴昌浩 | 申请(专利权)人: | 朴昌浩;丁星;滕聪;王进 |
主分类号: | G01R31/36 | 分类号: | G01R31/36 |
代理公司: | 暂无信息 | 代理人: | 暂无信息 |
地址: | 400065 重*** | 国省代码: | 重庆;85 |
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摘要: | |||
搜索关键词: | 一种 电池 状态 预测 内核 设计 方法 | ||
技术领域
本发明属于电池管理系统技术领域,尤其涉及电动汽车动力电池管理系统。
背景技术
能源和环境与人类社会的生存和发展密切相关,随着全球对节能和环保意识的增强,近年来,世界主要汽车生产国都把发展新能源汽车作为提高产业竞争能力、保持经济社会可持续发展的重大战略举措,混合动力汽车及电动汽车将成为未来汽车产业的发展趋势。动力电池组是混合动力汽车的关键部件,其性能将直接影响整车的整体特性,需要电池管理系统对其进行实时监测,同时电池荷电状态又是判断电池性能的一个重要因素,因此准确和可靠地获得电池荷电状态是电池管理系统的主要任务之一。电池组管理系统能够实时监测电池组的总电流、总电压、单组电池模块电压、电流,并需要预测电池组荷电状态,实时传送数据给整车控制系统。电池组管理系统对混合动力电池组的安全起着重要作用,那么实时而精确的得出任意状态下的电池荷电状态具有重要的意义。
在已有的专利中有对电池管理系统功能验证平台的相关描述,如实用新型名称为电池荷电状态检测方法(专利号ZL200810136561.9)该专利是在安时计量法的基础上,通过存储记忆芯片中的将不同温度下的不同循环充放电次数下的电压-荷电状态曲线归一化处理后得到电池充放电归一化曲线电池荷电状态值SOC进行校准实现电池荷电状态的检测。实用新型名称为电池荷电状态的测定方法的专利(专利号ZL200710143406.5),该专利采用SOC理论值计算公式计算多个时刻的电池荷电状态SOC理论值SOC↓[理];测得在该多个时刻的电池荷电状态SOC实际值SOC↓[实];通过最小二乘法计算得到用于表达SOC↓[理]和SOC↓[实]的差值与所述多个时刻之间的关系的修正函数Φ(t),从而得到比较精确的电池荷电状态SOC值,实现电池荷电状态的测定。与已有的专利相比较,本专利中所述的一种电池荷电状态预测内核设计方法可以完全实现电池管理系统离线状态工作模式,上述专利中需要使用仪器检测出电池在多种模式下的荷电状态值,增加了工作的复杂度,本专利中只需要选择部分反应电池荷电状态变化的特征点,对其进行演化,同时本专利的另一个优点是该电池荷电状态预测内核具有很强的自适应性,可以根据外部环境的变化而重新演化,得出新的演化结构,以适应当前环境的变化,从而修正电池充放电时SOC的变化。
发明内容
本发明为精确预测动力电池荷电状态而设计的一种电池荷电状态预测内核设计方法,从而解决实时监测出每一个状态下的电池荷电状态的问题。
本发明提出的动力电池荷电状态预测内核设计方法由模式识别模块、倍率识别模块、电压识别模块以及内核结构模块构成。
所述的模式识别模块接收输入的特征点信息,判断所要预测的特征点处的电池荷电状态是在放电模式下还是在充电模式下,然后将识别后的信息传输给倍率识别模块用于后续的分析处理。
所述的倍率识别模块接收输入的特征点信息,判断识别所要预测的特征点处的电池荷电状态是在哪一倍率下,然后寻找匹配与其相应的内核结构模块,并将倍率大小装换成二进制数作为内核结构模块的输入数据。
所述的电压识别模块接收输入的特征点信息,判断识别所要预测的特征点处的电池荷电状态是在哪一电压下,并将电压大小装换成二进制数作为倍率识别模块寻找出的相应的内核结构模块的输入数据。
所述的电池荷电状态预测内核模块接收特征点的模式识别模块、倍率识别模块以及电压识别模块所分析处理后的数据,作为内核结构模块的输入信息,通过内核结构模块中的每个功能单元的相应的输入输出连接和功能函数的信息,预测出在相应的特征点处的电池荷电状态的值。
该种方法设计出的电池荷电状态预测内核能够精确而可靠的预测出电池在任何状态下的荷电状态值,适用于混合动力汽车和电动汽车,对电池的性能进行实时的检测,并且本发明系统简洁,成本较低。
附图说明
图1为本发明提出的总体结构框图。
图2为本发明提出的总体流程图。
图3为本发明提出的内核结构模块的设计原理图。
图4为本发明提出的生成内核结构模块的流程图。
图5为本发明提出的内核结构模块的单个功能单元的功能函数。
图6为本发明提出的模式识别模块的原理图。
图7为本发明提出的倍率识别模块的原理图。
图8为本发明提出的电压识别模块的原理图。
图9为本发明提出的放电模式下倍率为1C的内核结构模块的逻辑电路图。
具体实施方式
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