[发明专利]一种应用于智能卡时钟管脚的数字滤毛刺电路

说明书

技术领域

本发明涉及一种数字滤毛刺电路，尤其涉及一种智能卡应用中的不影响占空比的数字滤毛刺电路。

背景技术

如今智能卡应用普及到各领域，比如公交、社保、身份识别等等各领域。智能卡芯片设计公司为了提高智能卡产品的竞争力，不断提高智能卡的抗干扰能力，提供更优质量的产品。在抗干扰的设计中，提高智能卡时钟管脚上的抗干扰能力是提高的抗干扰能力的一个重要环节。

智能卡使用的时钟管脚一般由智能卡芯片加工的代工产在芯片加工时提供。根据不同的代工厂和不同的工艺线，时钟管脚的电路设计会有所不同。一般情况下设计中会含有斯密特触发器，具有一定的滤波功能。但也有一些代工厂的设计比较简单，不含斯密特触发器，不能够滤波。智能卡产品的时钟管脚，如果没有滤波器，是十分危险的，会影响整个芯片的性能。

芯片代工厂不提供带有斯密特触发器的时钟管脚的情况下，必须由智能卡芯片设计者自己开发滤波电路。如果采用模拟电路，设计比较复杂，会影响芯片的面积比较大，系统集成者的任务也比较繁琐。采用数字电路完成，比较简便，面积比较小，集成方便。

智能卡芯片时钟管脚上的干扰，主要来自高频毛刺的干扰。如何设计一种数字滤毛刺电路，既能解决上述毛刺问题带来的影响，又能不影响芯片时钟的占空比，是本发明所要解决的技术问题。

发明内容

本发明目的提供一种应用于智能卡时钟管脚的数字滤毛刺电路，采用在智能卡时钟管脚的输入端添加一个由多个门电路构成的滤毛刺电路，对时钟管脚上的高频毛刺进行过滤。能够有效的滤掉纳秒级毛刺干扰，解决智能卡时钟管脚的抗干扰问题。

数字滤毛刺电路由两个反相器，一个与非门，一个或非门、延时器件链和一个与非门RS触发器组成，延时器件链由多个延时器件构成。

两个反相器，一个与非门，一个或非门和多个延时器件组成的电路对输入时钟信号进行处理，产生两路信号。延时器件链产生的延时时间宽度大于干扰毛刺的宽度。如果输入是在低电平基础上出现的高电平毛刺信号，则会在或非门输出端被过滤掉，在与非门输出端被放大成两个毛刺。如果输入是在高电平基础上出现的低电平毛刺信号，则会在与非门输出端被过滤掉，在或非门输出端被放大成两个毛刺，因此至少一路信号为无毛刺信号。

由与非门组成的RS触发器，对上述的两路信号进行处理，根据与非门RS触发器的原理，利用无毛刺的一路信号，屏蔽掉另外一路双毛刺信号，最后产生一个与原输入时钟等占空比的时钟信号，该时钟信号已经滤过高频毛刺。

附图说明

图1本发明提供的智能卡应用的数字滤毛刺电路图

图2智能卡应用的数字滤毛刺电路输出信号波形图

具体实施方案

以下结合各附图对本发明提出的内容进行详细的描述。图1为本发明的电路图：

智能卡芯片电路的时钟管脚的输入时钟为Clk_in，经过一级反相器1后为Clk_inv。根据智能卡产品测试的测试数据，确定时钟管脚上的干扰毛刺在多少纳秒范围内。针对产品具体实现工艺，查相关代工厂提供的标准单元库说明文档。找到提供延时功能的延时器件，在面积和延时能力之间进行分析，选择相应类型，相应驱动能力的延时器件4，组成一个延时器件链。这个延时器件链产生的延时时间宽度正好大于干扰毛刺的宽度。Clk_inv通过延时器件链后，产生信号Clk_del。

Clk_del与Clk_inv经过一个或非门2，产生信号Clk_nor，Clk_nor经过一个反相器，产生信号Clk_nor_inv，这个信号用来做下一级RS触发器5的端。Clk_del与Clk_inv经过一个与非门3，产生信号Clk_nand，这个信号用来做下一级RS触发器5的端。

Clk_nor_inv和Clk_nand输入给与非门RS触发器5。设现态：触发器输入信号(端)变化前的状态，用Qⁿ表示；设次态：触发器输入信号变化后的状态，用Qⁿ⁺¹表示，则通过查真值表：与非门组成的基本RS触发器特性表：

Q端得到一个与原时钟相同占空比的信号，但是相位和原时钟相反，并有一定延时。RS触发器5的Q端输出信号，经过一个反相器6，输出最后信号Clk_out。该信号为最终滤过毛刺之后的时钟信号。该信号与原时钟相同占空比，相位有一定延时，延时的时间约等于延时器件链的延时时间。电路中各输出信号的波形如图2中所示。