[发明专利]一种数字真随机振荡信号发生器

权利要求书

1.一种数字真随机振荡信号发生器，其特征在于，包括高速随机振荡电路和模式控制单元：模式控制单元与高速随机振荡电路相连。

2.根据权利要求1所述的数字真随机振荡信号发生器，其特征在于，所述的高速随机振荡电路为一个多模式Fibonacci振荡器OSC，所述的OSC包括1个与非门N1、2个选择器M1~M2、4个异或门X1~X4和34个反相器I1~I34等；与非门N1的两个输入端分别与系统复位控制信号Reset和异或门X1的输出端相连，反相器I1的输入端与与非门N1的输出端相连，反相器I1与反相器I2~I34依次相连，异或门X4的两个输入端分别与反相器I33、反相器I34的输出端相连，异或门X3的两个输入端分别与异或门X4、选择器M2的输出端相连，异或门X2的两个输入端分别与异或门X3、选择器M1的输出端相连，异或门X1的两个输入端分别与异或门X2、与非门N1的输出端相连，选择器M1的16个输入端分别与反相器I1~I31（序号为奇数）的输出端相连，选择器M2的16的输入端分别与反相器I2~I32（序号为偶数）的输出端相连，反相器I34的输出为高速随机振荡电路的输出信号Output。

3.根据权利要求1所述的数字真随机振荡信号发生器，其特征在于，所述的模式控制单元包括与门A1、异或门X5和6个带复位的D型边沿触器D1~D6等，触发器D6的输出端与触发器D5~D1依次相连，触发器D6的输入端D与异或门X5的输出端相连，触发器D1~D6的时钟输入端cp分别与系统输入时钟Clock相连，触发器D1~D6的复位端CLR分别与系统复位控制信号Reset相连，与门A1的五个输入端分别与触发器D2~D6的反相输出端                                                相连，异或门X5的三个输入端分别与触发器D1、触发器D6和与门A1的输出端相连，触发器D6~D3输出的全状态伪随机序列合并作为模式控制单元的一个输出模式选择控制信号Ctrl1[3:0]，D4~D1输出端合并作为另一个模式选择控制信号Ctrl2[3:0]。