[发明专利]射频开关芯片的在片测试结构和测试方法

说明书

技术领域

本发明涉及半导体集成电路制造领域，特别是涉及一种射频开关芯片的在片测试结构；本发明还涉及一种射频开关芯片的在片测试结构的测试方法。

背景技术

在雷达、通信和其它微波系统中，需要对信号的传输进行控制，需要各种射频微波的控制电路或单芯片，微波和射频开关是这类收发系统的核心器件之一，通常采用PIN管、FET管、变容管和肖特基管等高频器件来实现。如图1所示，为一种现有射频开关芯片的在片(on wafer)测试结构的示意图，现有射频开关芯片的在片测试结构形成于一硅片上，包括天线端ANT、发射端TX和接收端RX、三个地-信号-地(GSG)端口，所述3个GSG端口分别为G-ANT-G端口、G-TX-G端口和G-RX-G端口，并且分别对应和天线端ANT、发射端TX和接收端RX相连。现有射频开关芯片的在片测试结构还包括四个NMOS管，分别为第一NMOS管M1、第二NMOS管M2、第三NMOS管M3和第四NMOS管M4。所述第一NMOS管M1和第二NMOS管M2组成开关电路一。所述第一NMOS管M1的源极和所述第二MOS管M2的漏极相连并和所述发射端TX相连、所述第一NMOS管M1的漏极和所述天线端ANT相连、所述第二NMOS管M2的源极接地，所述第一NMOS管M1的栅极串接一10千欧的电阻并接第一控制信号VCTL、所述第二NMOS管的栅极串接一10千欧的电阻并接第二控制信号VCTLB，所述第二控制信号VCTLB为所述第一控制信号VCTL的反相信号。所述第三NMOS管M3和第四NMOS管M4组成开关电路二。所述第三NMOS管M3的漏极和所述第四NMOS管M4的漏极相连并和所述接收端RX相连、所述第三NMOS管M3的源极和所述天线端ANT相连、所述第四NMOS管M4的源极接地，所述第三NMOS管M3的栅极串接一10千欧的电阻并接第一控制信号VCTL、所述第四NMOS管M4的栅极串接一10千欧的电阻并接第二控制信号VCTLB。所述第一控制信号VCTL和所述第二控制信号VCTLB分别通过所述第一控制信号VCTL接口和第二控制信号VCTLB接口引入。现有射频开关芯片的在片测试结构还包括一直流偏置电压VB接口，直流偏置电压VB接口用于和一直流偏置电压相连并为在片测试结构的射频信号提供直流偏置电压。

由上可知，现有现有射频开关芯片的在片测试结构包括了3个GSG端口，进行射频微波的开关芯片的射频参数测试时，通常将硅片直接在探针台上测试，由于需要接收、发射和天线三个GSG端口的测试架构，探针台上的空间极大地受到限制，并且各种直流偏置的工作点很难设置。测试过程中，当所述第一控制信号VCTL为高电平时，处于发射模式，所述第一NMOS管M1和所述第四NMOS管M4导通，发射端TX的发射信号通过G-TX-G端口的TX端口，流过低电阻的所述第一NMOS管M1向天线端ANT发射信号即所述开关电路一接通，此时所述第三NMOS管M3、所述第二NMOS管M2都关闭；接收端RX的接收信号被通过所述第四NMOS管M4连接至地而成交流短路即所述开关电路二断开。

当所述第一控制信号VCTL为低电平时，处于发射模式在接收模式时，所述第二NMOS管M2和所述第三NMOS管M3导通，接收信号从G-ANT-G端口的ANT端口流过低电阻的所述第三NMOS管M3接通到所述接收端RX所述开关电路二接通，此时所述第一NMOS管M1和所述第四NMOS管M4都关闭；发射端TX的发射信号被通过所述第二NMOS管M2连接至地而成交流短路即所述开关电路一断开。

上述三个GSG端口的结构不仅会使芯片面积过大，还会使探针台上的空间极大地受到限制，并且使各种直流偏置的工作点很难设置，增加了测试的复杂性。

发明内容

本发明所要解决的技术问题是提供一种射频开关芯片的在片测试结构，能减少GSG端口、缩小芯片面积、提高测试的方便性和准确性。本发明还涉及一种射频开关芯片的在片测试结构的测试方法。

为解决上述技术问题，本发明提供的射频开关芯片的在片测试结构，形成于一硅片上，包括天线端、发射端和接收端，耦合于所述天线端和所述发射端间的开关电路一和耦合于所述天线端和所述接收端间的开关电路二为对称设置，在片测试结构还包括两个用于和测试信号相连接的地-信号-地端口，其中第一个地-信号-地端口和所述天线端相连、第二个地-信号-地端口与所述接收端和所述发射端中的一个相连，另一个未和所述地-信号-地端口相连的所述接收端或所述发射端和一在片的50欧姆电阻相连。所述在片的50欧姆电阻为一在片的50欧姆多晶硅电阻。