[发明专利]非易失性存储器件及其制造方法

说明书

相关申请的交叉引用

本申请要求2010年4月30日提交的韩国专利申请No.10-2010-0040884的优先权，其全部内容通过引用合并于此。

技术领域

本发明的示例性实施例涉及存储器件，更具体而言，涉及一种非易失性存储器件及其制造方法。

背景技术

图1是示出现有的非易失性存储器件的图。

参见图1，示出了具有在衬底上沿垂直方向限定的栅极的三维存储结构。在层叠电介质层和有源层时执行光刻、精细控制以及N型离子注入来限定译码型漏极选择线DSL。对此进行重复以层叠多个层。衬底被图案化并刻蚀，并且沉积氧化物-氮化物-氧化物(ONO)层和栅极材料，由此形成具有在衬底上沿垂直方向限定的栅极的三维存储结构。在附图中，“BL”表示位线。“BLC”表示位线插塞。“DSL”表示漏极选择线。“WL”表示字线。“SSL”表示源极选择线。“CSL”表示公共源极线。“Vbb”表示体电压。

在以上的结构中，如下来执行串选择。串选择包括：将电压施加至与每个串层连接的每个位线BL；并且利用译码型的漏极选择线DSL来选择期望的层，在所述译码型的漏极选择线DSL中全部的层以及全部的串都沿与字线WL相同的方向而连接。换言之，当将位线BL的电压施加至全部的串层时，由漏极选择晶体管的漏极选择线(DSL)选择全部的串层中的一个。

如上所述，现有的方法需要对于每个层而言的额外的光刻工艺和额外的注入工艺，从而在层叠电介质层和有源层时限定漏极选择线DSL。因此，漏极选择线DSL的数量随着层的数量“m”的增加而增加。如果“n”为偶数，则层数“m”根据以下公式增加：m＝(n！)/{(n/2)！×(n/2)！}；并且如果“n”为奇数，则层数“m”根据以下公式增加：m＝(n！)/[{(n-1)/2}！×{(n+1)/2}！]。

发明内容

本发明的示例性实施例针对一种非易失性存储器件以及非易失性存储器件的制造方法，其能够简化电极互连工艺并且能够减少漏极选择线的占用面积。

根据本发明的一个示例性的实施例，非易失性存储器件包括：多个串，所述多个串中的每个具有在多个字线之上的垂直层叠的有源层；至少一个位线连接单元，所述位线连接单元垂直地形成在字线的一个端部之上，并具有阶梯形；以及多个位线，所述位线中的每个与位线连接单元的多个有源区中的每个耦合。

根据本发明的另一个示例性的实施例，制造非易失性存储器件的方法包括：在多个字线之上形成具有交替层叠的多个有源层和多个电介质层的多层结构；通过刻蚀多层结构的一个端部来形成具有阶梯形的有源层的至少一个位线连接单元；在位线连接单元中形成阶梯形的有源区；形成多个位线插塞，所述多个位线插塞中的每个与位线连接单元的每个有源区连接；并且形成多个位线，所述位线中的每个与每个位线插塞连接。

附图说明

图1是示出现有的非易失性存储器件的图。

图2A是根据本发明的一个示例性实施例的非易失性存储器件的电路图。

图2B是示出在选择了任意一个漏极选择线的情况下的电路图。

图2C是示出在选择了任意一个位线的情况下的电路图。

图3A至图3J是示出根据本发明的一个示例性实施例的制造非易失性存储器件的方法的图。

图4是示出根据本发明的另一个示例性实施例的非易失性存储器件的图。

图5A至图5F是示出根据本发明的一个示例性实施例的用于形成阶梯位线连接单元的方法的图。

图6是示出包括阶梯位线连接单元的多个块的平面图。

具体实施方式

下面将结合附图更加详细地描述本发明的示例性实施例。然而，本发明可以用不同的方式实施，而不应当被理解为限于本文所描述的实施例。确切地说，提供这些实施例使得本公开是全面和完整的，并且将本发明的范围完全地传达给本领域的技术人员。在本公开中，在本发明的各个附图和实施例中，相同的附图标记表示相同的部分。

附图不一定是按比例绘制的，而且在一些实例中，为了清晰地示出实施例的特征，可能对比例进行了夸大。当提及第一层在第二层“之上”或在衬底“之上”时，其不仅涉及第一层直接形成在第二层上或衬底上的情况，也涉及在第一层与第二层之间或者第一层与衬底之间存在第三层的情况。