[发明专利]执行快速重复载入数据串操作的微处理器

权利要求书

1.一种微处理器，用来处理一重复载入数据串指令，其中，该重复载入数据串指令指定在一存储器中一数据字节的数据串被载入至该微处理器的一架构寄存器，该微处理器包括：

一存储器子系统，包括一高速缓冲存储器；以及

一微码，其中，该微处理器呼叫该微码来回应遭遇该重复载入数据串指令，该微码包括一系列的多个保证预取微指令以将一系列的多个高速缓冲行撷取至该高速缓冲存储器，该多个高速缓冲行由该重复载入数据串指令所指定的该数据字节的该数据串所隐含；

其中，在多个架构限制内，该存储器子系统保证每一该保证预取微指令所指定的该高速缓冲行将被撷取至该高速缓冲存储器。

2.如权利要求1所述的微处理器，其中，每一该保证预取微指令不会将数据载入至该微处理器的一架构寄存器。

3.如权利要求1所述的微处理器，其中当该存储器子系统判断出不存在会避免该微处理器去撷取每一该保证预取微指令所指定的该高速缓冲行的状况、而且该存储器子系统分配一填充队列缓冲器以接收每一该高速缓冲行时，该存储器子系统完成每一该保证预取微指令。

4.如权利要求3所述的微处理器，其中，该会避免该微处理器去撷取每一该保证预取微指令所指定的该多个高速缓冲行的状况，包括每一该高速缓冲行处于具有一非可缓存特性的一存储器区域。

5.如权利要求3所述的微处理器，其中，该会避免该微处理器去撷取每一该保证预取微指令所指定的该多个高速缓冲行的状况，包括每一该高速缓冲行引起在该微处理器内一转译后备缓冲器中的未命中。

6.如权利要求1所述的微处理器，还包括：

一重排序缓冲器，包括多个指令字段的一队列，用以储存一信息，该信息是关于当前正由该微处理器所处理的多个未完成指令，其中，该微处理器利用该重排序缓冲器来维持该多个指令的程序顺序；以及

一引退单元，用以释放分配给每一该保证预取微指令的该重排序缓冲器的字段，不论该保证预取微指令所指定的高速缓冲行是否已被撷取至高速缓冲存储器。

7.如权利要求1所述的微处理器，其中，该重复载入数据串指令为一x86架构REP LODS指令。

8.如权利要求1所述的微处理器，其中，假使该微处理器的一填充队列被填满时，该存储器子系统重新执行该保证预取微指令。

9.如权利要求1所述的微处理器，其中，假使该保证预取微指令所指定的该高速缓冲行的地址与一储存操作或一监测操作发生冲突，该存储器子系统重新执行该保证预取微指令。

10.如权利要求1所述的微处理器，其中，假使该多个保证预取微指令的一个接续于一序列指令之后，该存储器子系统重新执行该保证预取微指令。

11.如权利要求1所述的微处理器，其中，在这些架构限制内，该存储器子系统保证每一该保证预取微指令所指定的该高速缓冲行将被撷取至该高速缓冲存储器，而不会将该保证预取微指令视为暗示。

12.一种由一微处理器所执行的方法，该微处理器处理一重复载入数据串微指令，其中，该重复载入数据串指令指定在一存储器中一数据字节的数据串被载入至该微处理器的一架构寄存器，该方法包括：

对一重复载入数据串微指令进行解码；以及

执行一系列的多个保证预取微指令，用以将一系列的多个高速缓冲行撷取至一高速缓冲存储器来回应对该重复载入数据串微指令进行解码，其中，该多个高速缓冲行是由该重复载入数据串指令所指定的该数据字节的数据串所隐含；

其中，执行该系列的该多个保证预取微指令的步骤包括在多个架构限制内，保证每一该保证预取微指令所指定的该高速缓冲行将被撷取至该高速缓冲存储器。

13.如权利要求12所述的由微处理器所执行的方法，其中，该微处理器的微码包括该系列的该多个保证预取微指令。

14.如权利要求12所述的由微处理器所执行的方法，其中，每一该保证预取微指令不会将数据载入至该微处理器的一架构寄存器。

15.如权利要求12所述的由微处理器所执行的方法，还包括：

当该微处理器判断出不存在会避免该微处理器去撷取该保证预取微指令所指定的该高速缓冲行的状况、且当该微处理器分配一填充队列缓冲器以接收该高速缓冲行时，完成每一该保证预取微指令。