[发明专利]执行快速重复载入数据串操作的微处理器

说明书

技术领域

本发明涉及微处理器指令集架构，特别是涉及微处理器的重复载入数据串指令。

背景技术

x86指令集架构包括一个LODS指令，其将字节、字符组、或双字符组由DE：ESI所指定的一存储器位置载入至EAX。x86指令集架构也包括一REP前置码，其允许程序指定在ECX寄存器中的总数，用以规定将被执行的LODS指令的迭代(iteration)数量。于每一迭代时，ESI寄存器增加，而ECX寄存器减少(此外，具有另一模式，其减少ESI寄存器而不是增加ESI寄存器)。

用来实现REP LODS指令的一个方式是采用微码(microcode)。举例来说，假设REP LODS指令规定字节尺寸数据(即REP LODSB)，此微码可包括一循环，其本体由DS:ESI中的有效地址载入、增加ESI寄存器、并减少ECX寄存器，使得此循环执行了在ECX寄存器内所规定的次数，例如表1中所是的虚拟码(Pseudo-Code)例子。

loop：

load AL，DS:ESI

inc ESI

dec ECX

dnz loop；branch to loop if ECX is non-zero

表1

因此，举例来说，假使ECX寄存器的初始值为8000，处理器将执行8000次的载入指令。

发明内容

本发明提供一种微处理器，用来处理一重复载入数据串指令，其中，重复载入数据串指令用来指定在一存储器中一数据字节的数据串被载入至微处理器的一架构寄存器中。微处理器包括存储器子系统以及一微码，而存储器子系统包括一高速缓冲存储器。微处理器呼叫微码来回应遭遇重复载入数据串指令，微码包括一系列的多个保证预取微指令，用以将一系列的多个高速缓冲行撷取至高速缓冲存储器，该高速缓冲行是由重复载入数据串指令所指定的数据字节的数据串所隐含。即使在多个架构限制之下，存储器子系统仍可保证每一保证预取微指令所指定的高速缓冲行将被撷取至高速缓冲存储器。

本发明也提供一种由一微处理器所执行的方法，此微处理器处理一重复载入数据串微指令，其中重复载入数据串指令用来指定在一存储器中一数据字节的数据串，被载入至微处理器的一架构寄存器中。此方法包括对重复载入数据串微指令进行解码。此方法也包括执行一系列的多个保证预取微指令，以将一系列的多个高速缓冲行撷取至一高速缓冲存储器，来回应对重复载入数据串微指令进行解码，其中高速缓冲行是由重复载入数据串指令所指定的数据字节的数据串所隐含。执行一系列的保证预取微指令包括即使在多个架构限制下，仍可保证每一保证预取微指令所指定的高速缓冲行将被撷取至高速缓冲存储器。

本发明还提供一种载入方法，用以将一数据组载入至一微处理器的一高速缓冲存储器。此载入方法包括执行一程序，此程序包括在微处理器上的一重复载入数据串指令，此重复载入数据串指令指定将被载入至高速缓冲存储器的数据组。此方法也包括由微处理器来呼叫一微码，来回应重复载入数据串指令的解码，此微码包括一系列的多个保证预取微指令，用以将一系列的多个高速缓冲行撷取至高速缓冲存储器，而这些高速缓冲行是由重复载入数据串指令所指定的数据组所隐含。微处理器可确保即使在多个架构限制之下，每一保证预取微指令所指定的高速缓冲行仍将被撷取至高速缓冲存储器。

本发明还提供一种载入方法，用以将一数据组载入至一微处理器的一高速缓冲存储器。此载入方法包括执行一程序，此程序包括一系列的多个保证预取微指令。每一保证预取微指令用来将一系列的多个高速缓冲行中的一个撷取至高速缓冲存储器，且这些高速缓冲行由该数据组所隐含。微处理器可确保在多个架构限制之下，保证每一保证预取微指令所指定的高速缓冲行将被撷取至高速缓冲存储器。