[发明专利]晶体管及其制作方法

说明书

技术领域

本发明涉及半导体技术领域，特别涉及晶体管及其制作方法。

背景技术

金属-氧化物-半导体(MOS)晶体管是半导体制造中的最基本器件，其广泛适用于各种集成电路中，根据主要载流子以及制造时的掺杂类型不同，分为NMOS和PMOS晶体管。

现有技术提供了一种晶体管的制作方法。请参考图1至图3，为现有技术的晶体管的制作方法剖面结构示意图。

请参考图1，提供半导体衬底100，所述半导体衬底100上形成栅介质层101和栅极102，所述栅介质层101和栅极102构成栅极结构。

接着，请参考图2，在栅极结构两侧的半导体衬底内形成轻掺杂区104，所述轻掺杂区104通过离子注入形成。

接着，请参考图3，在栅极结构两侧的半导体衬底上形成栅极结构的侧墙105。进行源/漏区重掺杂注入(S/D)，在栅极结构两侧的半导体衬底100内形成源区106和漏区107。

在公开号为CN101789447A的中国专利申请中可以发现更多关于现有技术的信息。

在实际中发现，现有方法制作的晶体管的功耗偏大，无法满足应用的要求。

发明内容

本发明解决的问题是提供了一种晶体管及其制作方法，获得的晶体管功耗小，满足了应用的要求。

为解决上述问题，本发明提供了一种晶体管，包括：

半导体衬底；位于所述半导体衬底表面的栅极结构；位于所述栅极结构两侧的半导体衬底内的源区和漏区，所述源区和漏区之间的半导体衬底为沟道区，还包括：

位于所述沟道区下方的半导体衬底内的隔离层，所述隔离层用于防止所述源区和漏区之间的漏电流，所述隔离层的宽度小于所述栅极结构的宽度。

可选地，所述隔离层的材质为绝缘材质，所述绝缘材质为氧化硅、氮化硅、碳化硅或氮氧化硅中的一种或多种。

可选地，所述隔离层上方的沟道区的深度范围为0.02～0.04微米。

可选地，所述栅极结构的宽度范围为0.05～0.4微米，所述隔离层的宽度范围为0.05～0.07微米。

可选地，所述隔离层的厚度范围为0.03～1微米。

可选地，所述半导体衬底包括：

第一衬底；

外延层，位于所述第一衬底上，所述栅极结构位于所述外延层上方，所述源区和漏区位于所述栅极结构两侧的外延层内，所述沟道区位于所述源区和漏区之间的外延层内，所述隔离层位于所述外延层内。

相应地，本发明还提供一种晶体管的制作方法，包括：

提供半导体衬底；

在所述半导体衬底表面形成栅极结构；

在所述栅极结构两侧的半导体衬底内形成源区和漏区，所述源区和漏区之间的半导体衬底为沟道区；

在所述沟道区下方的半导体衬底内形成隔离层，所述隔离层的宽度小于所述栅极结构的宽度，所述隔离层用于防止所述源区和漏区之间漏电流。

可选地，所述隔离层的材质为绝缘材质，所述绝缘材质为氧化硅、氮化硅、碳化硅或氮氧化硅中的一种或多种。

可选地，所述隔离层上方的沟道区的深度范围为0.02～0.04微米。

可选地，所述栅极结构的宽度范围为0.05～0.4微米，所述隔离层的宽度范围为0.05～0.07微米。

可选地，所述隔离层的厚度范围为0.03～1微米。

可选地，所述半导体衬底的制作方法包括：

提供第一衬底；

在所述第一衬底上形成外延层；

在所述外延层表面形成所述栅极结构；

在所述栅极结构两侧的外延层内形成源区和漏区，所述源区和漏区之间的外延层为有源区；

在所述有源区下方的外延层内形成隔离层，所述隔离层的宽度小于所述栅极结构的宽度。与现有技术相比，本发明具有以下优点：

本发明提供的晶体管在源区和漏区之间的沟道区下方设置隔离层，在栅极施加控制电压时，所述源区和漏区分别形成电场，所述隔离层能够防止所述源区的电场和漏区电场驱动载流子在源区和漏区之间的沟道区的下方流动，防止所述沟道区下方形成漏电流，从而减小了晶体管漏电流，减小了晶体管的功耗，满足了应用的要求。而且，这一方法保留了完整的沟道区，因而减小了开启饱和电流的损失。

附图说明

图1～3是现有的晶体管制作方法剖面结构示意图；

图4是本发明一个实施例的晶体管结构示意图；

图5是本发明的晶体管制作方法流程示意图；

图6～图9是本发明一个实施例的晶体管制作方法剖面结构示意图。

具体实施方式