[发明专利]一种双极型晶体管的制作方法

说明书

技术领域

本发明涉及半导体制造工艺，尤其涉及一种与CMOS晶体管制备过程相兼容的双极型晶体管的制作方法。

背景技术

双极型晶体管(BJT，Bipolar Junction Transistor)是构成现代大规模集成电路的常用器件结构之一，其操作速度快、饱和压降小、电流密度大且生产成本低。双极型晶体管是一种利用电子和空穴(hole)这两种载流子(Carries)来传导电流的电子元件，双极型晶体管的结构是由两组紧密的PN结组成的三端(Three Terminal)元件。三端分别是发射极(Emitter)、基极(Base)和集电极(Collector)。

图1a～图1c为现有技术中双极型晶体管的形成过程的结构示意图，如图1a～图1c所示，现有技术中形成双极型晶体管的步骤，包括提供一半导体衬底10，在所述衬底10中形成浅沟槽隔离区14，在所述衬底10中形成阱区11；接着，在所述衬底10中，及所述阱区11上通过离子注入形成集电极区12；在所述衬底10中，在所述集电极区12上以及所述浅沟槽隔离区14之间通过离子注入形成基极区13；在所述衬底10表面沉积形成氧化层15，形成如图1a所示的结构；在所述氧化层15上刻蚀窗口，以暴露出衬底10中的部分基极区13；在所述氧化层15及部分基极区13表面沉积形成一层多晶硅层16，形成如图1b所示的结构；部分刻蚀多晶硅层16，以形成发射极18；对所述发射极18进行掺杂离子注入；进行高温退火工艺，使掺杂离子进入基极区一定深度，以形成发射结17，如图1c所示，由于所述氧化层15开辟所述小窗口后形成台阶，则形成的所述多晶硅层16在所述小窗口上方不平坦，致使离子注入的深度不均匀，这样在其热扩散后形成的发射结17深度也不均匀，呈“V”字形结构，所述发射结17中间深两端浅，在发射结浅结区易受到多晶硅与硅界面缺陷的影响，大大增加发射极基极漏电电流；所述氧化层的厚度越厚，所述发射结厚度变化趋势越明显，漏电电流增加，影响器件性能，所以器件性能受到氧化层制备工艺稳定性的影响；多晶硅台阶高度的不稳定使得多晶硅有效厚度不稳定，所以难以控制发射极掺杂注入的深度与浓度。而且上述制程中非本征基区所需要的浓掺杂很难方便地实现与发射结的自对准，这样容易造成发射结两边都为高掺杂从而隧道漏电增加。

发明内容

本发明要解决的技术问题是，提供一种与CMOS晶体管制备过程相兼容，非本征基区与发射结自对准的，发射结厚度均匀的双极型晶体管的制造方法。

为解决上述技术问题，本发明提供一种与CMOS晶体管制备过程兼容的双极型晶体管的制作方法，包括以下步骤：提供一衬底，所述衬底包括CMOS晶体管制备区和双极型晶体管制备区；在所述CMOS晶体管制备区和双极型晶体管制备区表面同时淀积形成第一氧化层后，刻蚀去除双极型晶体管制备区表面的第一氧化层；在所述CMOS晶体管制备区和双极型晶体管制备区表面同时淀积形成多晶硅层；对所述多晶硅层进行掺杂离子注入；在所述CMOS晶体管制备区刻蚀所述多晶硅层形成栅极多晶硅的同时，在所述双极型晶体管制备区刻蚀所述多晶硅层形成多晶硅发射极；进行快速热氧化，形成第二氧化层，以修复刻蚀过程中对双极型晶体管制备区的损伤；在所述栅极多晶硅两侧和所述多晶硅发射极两侧同步形成氧化物侧墙；CMOS晶体管制备区和双极型晶体管制备区同时自对准注入高掺杂离子，在所述双极型晶体管制备区中，所述多晶硅发射极两侧的衬底上形成非本征基区；进行快速热退火工艺，将所述多晶硅发射极中的掺杂离子推进，以形成发射结。

进一步的，所述第二氧化层的厚度为

进一步的，所述多晶硅层厚度为

进一步的，所述快速热氧化的时间为10s～50s，温度为1000℃-1300℃。

进一步的，在对所述多晶硅层进行掺杂离子注入时，采用的掺杂离子的能量为20KeV～40KeV，所述掺杂离子的掺杂浓度为4E15cm^-2～5E15cm^-2。

进一步的，所述高掺杂离子的能量为20KeV～60KeV，掺杂浓度为1E15cm^-2～5E15cm^-2。

进一步的，所述快速热退火工艺的退火温度为1000℃～1100℃，退火时间为5s-20s。

进一步的，所述双极型晶体管为NPN型或PNP型。