[发明专利]串行数据接收器电路装置和串行数据接收方法

说明书

相关申请的交叉引用

本申请基于在2010年2月8日提交的日本在先专利申请No.2010-25880并且要求其优先权，其整体内容通过引用合并于此。

技术领域

这里讨论的实施例涉及用于接收串行数据的电路装置和方法。

背景技术

图1图示了相关技术的串行总线的示例性应用。图1中图示的计算机系统的示例性配置包括：中央处理单元(CPU)10；存储器控制单元(MCU)11；存储器12；用于与诸如只读存储器(ROM)17和局域网(LAN)18的各种外围控制装置传递数据的IO(输入输出)适配器14至16；和用于控制IO适配器14至16的IO单元(IOU)13。

计算机之间和计算机部件之间的数据传送在相关技术中借助于使用串行总线的传送和使用并行总线的传送来进行。由于较高的引脚数目伴随半导体集成电路中的较高成本，因此在速度不是关键的情况中常常使用串行总线用于数据传送，以便于减少引脚数目。出于该原因，在图1中例如，在ROM 17和IO适配器15之间，在LAN 18和IO适配器16之间以及在IO适配器14至16和IOU 13之间使用串行总线。

图2图示了相关技术的高速串行总线的示例性应用。如图1中所示，在用于与以相对低的速度访问的IO设备连接的相关技术中以及在不会明显影响从CPU 10访问的延时的相似情况中，常常使用串行传送。然而，随着计算机系统的速度和其他性能因素的增加，影响CPU的访问延时的部件开始被使用，诸如图2中图示的连接CPU 10和MCU 11的系统总线19-1以及连接MCU 11和IOU 13的系统总线19-2。对于这些系统总线，由于使用串行传送具有不受由配线长度不同引起的位偏移(对于并行传送，这造成了问题)的影响的优点，因此串行总线开始被使用。

在使用串行总线传送数据的接口中，连接到串行总线的传送器电路通过首先将并行数据转换为串行数据来进行传送。连接到串行总线的接收器电路通过将数据恢复成并行数据来接收作为串行数据传送的数据。当使用该串行总线传送数据时，所期望的是在传送器和接收器处并行数据中的基准位置匹配。在高速串行传送中，例如，典型地在操作的初始阶段或者另一特定时间期间提供训练时段。在训练时段期间，传送特定码，并且对数据通信进行准备。因此，使传送器和接收器处的并行数据中的基准位置匹配的处理也在该训练时段期间进行。

在高速串行传送的情况中，诸如当转换8位并行数据并且将其作为串行数据传送时，例如，在一些情况中可以在传送之前使用8B10B编码器电路将8位数据转换为10位数据。通过8B10B编码方案，通过将时钟信号信息嵌入到串行数据中来在同一线路上传送数据和时钟。

通过8B10B编码方案，使在串行通信期间传送的数据中的“0”和“1”位的数目相等，由此维持直流(DC)平衡并且使得可能在某种程度上检测传送线路上的数据损坏。此外，通过将8位数据转换为10位数据，变得可能传送承载不同于传送数据的特殊含义的特殊码。这些特殊码可以被赋予特殊的含义并且用于控制数据传送期间的其他功能。此外，这些特殊码被用于使传送器和接收器处的数据边界匹配。

日本专利No.3094973公开了如下技术，其被配置为瞄准通过8B10B编码的串行数据中包括的特定的分隔(comma)信号，并且通过检测分隔信号是否包括在输入串行数据中来使进入数据中的字(word)同步。同时，日本未审专利申请公开No.2009-94891公开了如下技术，其被配置为借助于由两个环形缓冲器构成的模式检测器来检测串行数据中包括的特定码，并且确定用于获取串行数据作为并行数据的时间。

然而，在相关技术中，由于用于检测传送数据的边界的电路中的操作速度不足，因此10吉比特每秒(Gbps)或更大的高速数据传送是成问题的。此外，当系统总线或相似部件中使用串行通信时，还期望使访问延时最小。因此，所期望的是在减少访问延时的同时实现高速串行传送。

日本专利No.3094973和日本专利公开No.2009-94891中公开了相关技术。

发明内容

一种被配置为接收以第一位长度定界的串行数据的串行数据接收器电路装置，该电路装置包括：串行/并行转换器电路，其被配置为将串行数据转换为具有小于第一位长度的第二位长度的并行数据；数据保存电路，其被配置为保存多个并行数据；检测器电路，其被配置为检测接收到的串行数据中的定界符位置；检测位置保存电路，其被配置为生成用于选择数据保存电路中存储的并行数据中包括的数据的选择信号；以及选择器电路，其被配置为基于选择信号从数据定界符位置开始以第二位长度为单位选择数据。