[发明专利]一种应用于高压工艺集成电路中电源钳位结构法

说明书

技术领域

本发明涉及半导体集成电路芯片上静电放电防护技术领域，具体来讲是一种应用于高压工艺集成电路中避免发生闩缩效应的电源钳位结构。

背景技术

在集成电路芯片的制造、传输运送及最终系统应用中，都不可避免的会出现静电放电(Electrostatic discharge ESD)现象，而ESD瞬间释放的能量极有可能破坏IC芯片中的脆弱器件。因此，使用高性能的静电防护电路来钳位IC芯片各引脚的电压并泄放ESD的电荷以保护IC芯片不受损害是十分必需的。

目前已有多种静电防护器件被提出，如二极管、GGNMOS、SCR等。但是在实现对高压工艺制造的芯片的ESD防护过程中，由于这类芯片的工作电压通常比较高，可达到20V-40V甚至更高，因此其电源与地之间静电防护模块的触发电压要高于正常工作电压。

如果选用多指条(multi-finger)并联的GGNMOS结构，这里的NMOS就必须使用高压工艺中的高压晶体管，而对于高压晶体管，其一次击穿电压远大于二次击穿电压(vt2＜＜vt1)，这将违背多指条器件均匀导通的基本条件，即Vt1＜Vt2，因此多指条并联后的高压NMOS器件的ESD保护能力并不能在单指条基础上得到较大提高。一般的可在多指条GGNMOS器件的每个指条中增加电阻以提高器件二次击穿电压值，从而提高导通均匀性，但是高压NMOS的Vt2比Vt1值要小太多，即使在每个指条中串连电阻，仍然无法满足各指条之间均匀导通的条件，也就很难达到高的ESD防护能力。

如果选用多指条SCR结构，虽然可以避免非均匀导通问题，达到较高的静电放电防护能力，但是如果外部噪声出现在电路的端口上，误触发了电源和地之间的SCR模块，形成低电阻通路，而一般的SCR结构的钳位电压都很低，在2～3V左右，这时电源处的钳位电压就比电路工作电压还要小，电源和地之间的低阻导通状态就可以一直保持，从而形成闩缩效应，最终将导致该部分电路被烧毁。

所以，高压工艺集成电路中电源与地之间的静电放电防护电路必须同时具备均匀导通和可避免因外接噪声导致的闩缩效应发生的能力。

针对上述问题，文献中公开过的现有解决方案有如下三种：

在Mingdou，Ker的论文“Design on latchup-free power-rail ESD clamp circuit in high-voltage CMOS ICs”(EOS/ESD Symposium 2004)中，不同数量的场氧化物器件(FOD)通过级联的方式来达到倍增单个FOD器件的钳位电压值，从而实现无闩缩效应发生的ESD保护。

在Olivier Quittard的论文“ESD protection for high-voltage CMOS technologies”(EOS/ESD Symposium 2006)中，则通过级联不同数量的低压GGNMOS或者Gate-up PMOST(GUPMOS)场效应晶体管器件来倍增单个MOSFET的钳位电压值，以实现无闩缩效应发生的ESD保护。

上面两种方案基于FOD器件以及GGNMOS/GUPMOS器件自身有较高的钳位电压的特征，通过级联数个相同的FOD器件或者MOS器件来实现预期要求的钳位电压值。但是FOD器件以及GGNMOS/GUPMOS的单位面积ESD保护能力不高，需要牺牲很大的芯片面积来实现基本的ESD保护指标。

在美国专利US20090212323“Silicon-Controlled Rectifier(SCR)devices for high-voltage Electrostatic Discharge(ESD)applications”中，提出了一种新型SCR结构用来提升单个SCR器件结构的钳位电压。该新型SCR结构将传统SCR器件寄生BJT的发射极(寄生PNP的P+发射级和寄生NPN的N+发射级)在器件的纵向替换成P+和N+掺 杂交替的方式。新型SCR器件的钳位电压将得到很大提升，通过选取合适的P+和N+掺杂面积比例，可以调整钳位电压的大小，使得钳位电压值高于电路正常工作电压范围，从而有效避免闩缩效应的发生。但是该发明在实际应用中，需要选取合适的参数：即正极到负极之间的距离、N+和P+掺杂的面积比例，这些参数的选取是要建立在较多的试验基础上，难以得到广泛应用。

发明内容