[发明专利]用于测试氧化层击穿可靠性的结构及方法

说明书

技术领域

本发明涉及MOS器件可靠性研究领域，尤其涉及一种用于测试氧化层击穿可靠性的结构及方法。

背景技术

随着半导体技术的飞速发展和微电子芯片集成度的大幅提高，集成电路设计和加工水平已经进入纳米MOS时代，由此而带来的导致纳米MOS器件性能退化，影响器件可靠性的因素不断出现。时变介质击穿(也称为时变击穿)是与时间有关的一种电介质的击穿现象。栅氧化层是MOS器件的心脏，在MOS器件可靠性评估方面，与栅氧化层时变介质击穿(Time-Dependent Dielectric Breakdown，TDDB)相关的击穿是重要的指标之一，常规的测试方法是对大量的样品进行击穿测试，得到统计寿命预测结果。而常规的测试结构是单一的氧化层电容，通过对氧化层电容结构施加恒压或者恒流应力，得到相应的氧化层击穿时间，再进行统计分析得到寿命预测结果，因此需要在不同测试结构上进行多次可靠性测量。而且由于基于栅氧化层击穿的失效预测是一个基于统计规律的过程，因此，需要进行相当数量的样品测试。

上面提到的常规的测试结构的剖面图和顶视图分别如图1中(a)、(b)所示，该氧化层电容结构是一个两端器件，分别为栅极电极和衬底电极，其中Tox表示栅氧化层的厚度，L表示长度，W表示宽度。在进行氧化层击穿可靠性测试时，在栅极和衬底之间加入一个恒定电压，从栅极或者衬底处测量流过栅氧化层的电流，典型的电路测试配置如图2中(a)、(b)所示，其中PAD表示压焊点，DUT表示被测器件-上述氧化层电容结构，图2表示在测试栅氧化层两端的电流时，在栅极和衬底两端各有一个压焊点，测量时，在栅极施加一固定电压，在衬底接入电流表头。典型的恒压应力氧化层击穿电流变化曲线如图3所示，当恒定电压施加在测试结构上后，栅极电流随应力时间变化，经过一段时间后，栅极(衬底)电流突然增加，电流值增大到某个临界值，这个发生电流突变的时间就被定义为击穿时间t_BD。

发明内容

(一)要解决的技术问题

本发明要解决的技术问题是：如何提供一种仅一次测量就可以获得多个氧化层击穿数据，而且在没有增加测试设备成本的前提下，提高测试效率的氧化层击穿可靠性测试方法。

(二)技术方案

为解决上述技术问题，本发明提供了一种用于测试氧化层击穿可靠性的结构，包括具有不同面积的多个氧化层电容，多个氧化层电容共享同一个栅极，每个氧化层电容包括一个衬底，且各个氧化层电容的衬底相互分离。

其中，所述结构为四端结构，包括四个压焊点。

其中，所述氧化层电容为三个。

本发明还提供了一种利用上述结构测试氧化层击穿可靠性的方法，在所述栅极施加一固定电压，在各个氧化层电容的衬底分别接一个电流表，测试流经各衬底的电流，一旦有衬底的电流发生跳变，记录时间，即为该衬底对应的氧化层电容的氧化层击穿时间。

本发明又提供了一种利用所述结构确定威布尔分布的形状因子的方法。

(三)有益效果

本发明在一个测试结构中集成了不同面积或者数量的氧化层电容，通过共用栅极的设计(即多个氧化层电容共享同一个栅极的技术)，使得测试结构只有四个压焊点(PAD)，不仅可以使用常规的半导体参数测试设备，节省了测试设备成本，而且仅一次测量就可以获得多个氧化层击穿数据，因此在没有增加测试设备成本的前提下，提高了测试效率。另外，本发明的氧化层击穿可靠性测试结构可以用于确定Weibull分布(可称为韦伯分布或者威布尔分布)的形状因子(β)。

附图说明

图1为常用氧化层击穿测试结构示意图；

图2为常用氧化层击穿测试结构的电路测试配置示意图；

图3为典型恒压应力氧化层击穿电流变化曲线；

图4中(a)和(b)分别为本发明的结构示意图以及电路测试连接图；

图5是本发明的测试结构的测试结果示意图；

图6是不同面积器件对应的氧化层寿命，直线的斜率即为Weibull分布的形状因子(β)的倒数。

具体实施方式

下面结合附图和实施例，对本发明的具体实施方式作进一步详细说明。以下实施例用于说明本发明，但不用来限制本发明的范围。

如图4中(a)所示，本发明将不同面积的三个氧化层电容(即三个氧化层击穿测试结构)通过共享同一个栅极集成在一起，A1、A2、A3分别表示单个氧化层电容(其结构如图1所示)的面积(为各个栅氧化层的面积)，这里假设A1＜A2＜A3，通过共享同一个栅极，并且与其各自分离的衬底一起构成了一个四端(四个PAD)结构。