[发明专利]半导体器件及其制造方法

说明书

本申请是申请号为200510084551.1、申请日为2005年7月26日、发明名称为“半导体器件及其制造方法”的专利申请的分案申请。

技术领域

本发明涉及一种具有通过STI(浅沟隔离)方法形成的元件隔离结构的半导体器件，并且还涉及该半导体器件的制造方法。

背景技术

通常，通过STI方法形成的元件隔离结构(后文中简称为STI元件隔离结构)被用作半导体器件的元件隔离结构，在每个元件隔离结构中，元件隔离区域中形成的沟槽填充有绝缘材料，以确保有源区之间的电绝缘。由于这种STI元件隔离结构能够确保元件隔离而不会从衬底表面凸起，例如通过称为LOCOS方法形成的场氧化膜，所以需要STI元件隔离结构满足近来对进一步减小半导体器件尺度的需求。

专利文献1

日本专利申请特开No.2003-203989

在由STI元件隔离结构所代表的元件隔离结构中，用于元件隔离的绝缘材料将压应力施加于相邻的元件区域。也就是说，虽然介电常数为3.9的二氧化硅通常被用作STI元件隔离结构的绝缘材料，以避免增大寄生电容，但是由于相对于原来的硅，二氧化硅体积膨胀，所以二氧化硅将压应力施加于相邻的有源区。在这种压应力的影响下，元件尺寸特性的变化尤为显著。当压应力增大至超过半导体衬底母晶的弹性极限时，便产生位错、堆垛层错等，并且这会引起例如PN结漏电。这种压应力的影响随着元件尺寸减小会更为显著。因此，使压应力最小化便能够提高半导体元件的产量并且进一步减小半导体元件的尺寸。

此外，通过近来研究发现，STI元件隔离结构引起的压应力对有源区的影响在第一导电类型元件例如第一导电类型(N型)MOS晶体管(NMOS晶体管)与第二导电类型元件例如第二导电类型(P型)MOS晶体管(PMOS晶体管)之间存在差异。也就是说，在NMOS晶体管的情形下，平行于沟道长度的方向(沟道长度方向)上对有源区的压应力和平行于沟道宽度的方向(沟道宽度方向)上的压应力中的任何一个都会导致工作电流减小。相比之下，在PMOS晶体管的情形下，只有沟道宽度方向上对有源区的压应力会导致工作电流减小，而沟道长度方向上的压应力有助于提高工作电流。

在元件隔离区域中形成的沟槽填充有绝缘材料以制造STI元件隔离结构的情形下，从STI元件隔离结构施加于有源区的压应力不可避免是各向同性的。因此，当这种STI元件隔离结构被用于CMOS晶体管，其中N型和P型MOS晶体管形成在相同的半导体衬底上时，便难于提高N型和P型MOS晶体管的工作电流。

在这点上，作为避免减小工作电流的方法，已经设计出一种技术，其中相邻有源区之间的间隔(也就是说，每个STI元件隔离结构的宽度)在沟道长度方向和沟道宽度方向上变化，例如在JP-A-2003-203989中所揭示。但是即使在这种情形下，因为从STI元件隔离结构施加于有源区的压应力是各向同性的，所以对压应力的控制不足，并且难于处理上述的CMOS晶体管。

另一方面，进行了一种试验，在与(100)等价的方向上形成每个沟道区域。通过这种技术，每个沟道区域处于从其正常位置旋转45°的状态，并且当沿沟道区域方向上的应力施加于有源区时，应变量(应力张量的数量)显著下降。这样，由来自氧化物的应力而产生的应变被抑制并且上述应力张量的数量下降。但是，另一方面，很难在所需方向上对有源区准确施加所需强度的应变，以提高有源区中的工作电流，并且也不希望通过将应变引入有源区来显著提高特性。

另一方面，已经设计一种技术，其中用于缓冲压应力的绝缘膜(衬垫氮化物膜)被置于STI元件隔离结构中的硅与二氧化硅之间。但是，即时提供这种衬垫氮化物膜，仍然存在STI元件隔离结构的二氧化硅对STI侧壁的压应力。在此情形下，有一种公知的方法，其中控制衬垫氮化物膜的厚度使其等于二氧化硅的厚度。但是，STI元件隔离结构对寄生电容的增大有很大的影响。

发明内容

本发明的目的是提供一种半导体器件，用于提高第一和第二导电类型元件的工作电流，并且有助于进一步减小元件尺寸，而不会改变晶体管结构，并且不会在元件隔离结构形成之后，增加额外的制造步骤，并且还提供一种该半导体器件的制造方法。