[发明专利]SOI时钟双边沿静态D触发器

权利要求书

1.一种SOI时钟双边沿静态D触发器，其特征在于，包括：上通道和下通道两条数据通道，所述上通道包括N型MOS管TN1、TN2，反相器INV1、INV2、INV3以及CMOS传输门TG1；所述下通道包括N型MOS管TN3、TN4，反相器INV2、INV3、INV4以及CMOS传输门TG2；

TN1、INV1、TN2、INV2、INV3依次连接，且TN1的第一端连接INV1的输入端，INV1的输出端连接TN2的第一端，TN2的第二端连接INV2的输入端，INV2的输出端连接INV3的输入端；TN3、INV4、TN4依次连接，且TN3的第一端连接INV4的输入端，INV4的输出端连接TN4的第一端，TN4的第二端连接INV2的输入端；TG1与TG2并联，且连接于INV2的输入端与INV3的输出端之间；TN1的第二端与TN3的第二端连接，连接点作为所述D触发器得到输入端。

2.如权利要求1所述的D触发器，其特征在于，TN1、TN4的第三端均接时钟信号CLK，TN2、TN3的第三端均接所述时钟信号的反信号CLKB。

3.如权利要求2所述的D触发器，其特征在于，TN1、TN2、TN3、TN4的第三端均为栅极。

4.如权利要求1～3任一项所述的D触发器，其特征在于，TG1中NMOS管的栅极接时钟信号的反信号CLKB，PMOS管的栅极接时钟信号CLK；TG2中NMOS管的栅极接时钟信号CLK，PMOS管的栅极接时钟信号的反信号CLKB。

5.一种SOI时钟双边沿静态D触发器，其特征在于，包括：上通道和下通道两条数据通道，所述上通道包括P型MOS管TP1、TP2，反相器INV1、INV2、INV3以及CMOS传输门TG1；所述下通道包括P型MOS管TP3、TP4，反相器INV2、INV3、INV4以及CMOS传输门TG2；

TP1、INV1、TP2、INV2、INV3依次连接，且TP1的第一端连接INV1的输入端，INV1的输出端连接TP2的第一端，TP2的第二端连接INV2的输入端，INV2的输出端连接INV3的输入端；TP3、INV4、TP4依次连接，且TP3的第一端连接INV4的输入端，INV4的输出端连接TP4的第一端，TP4的第二端连接INV2的输入端；TG1与TG2并联，且连接于INV2的输入端与INV3的输出端之间；TP1的第二端与TP3的第二端连接，连接点作为所述D触发器得到输入端。

6.如权利要求5所述的D触发器，其特征在于，TP2、TP3的第三端均接时钟信号CLK，TP1、TP4的第三端均接所述时钟信号的反信号CLKB。

7.如权利要求6所述的D触发器，其特征在于，TP1、TP2、TP3、TP4的第三端均为栅极。

8.如权利要求5～7任一项所述的D触发器，其特征在于，TG1中NMOS管的栅极接时钟信号的反信号CLKB，PMOS管的栅极接时钟信号CLK；TG2中NMOS管的栅极接时钟信号CLK，PMOS管的栅极接时钟信号的反信号CLKB。