[发明专利]SOI时钟双边沿静态D触发器

说明书

技术领域

本发明涉及一种D触发器，尤其涉及一种SOI时钟双边沿静态D触发器。

背景技术

在当今的超大规模集成电路设计领域，减小功耗是最重要的议题之一。触发器是数字超大规模集成电路系统中最常用的元件之一。在数字系统中，触发器消耗了系统功耗的相当大的部分，大约30％到70％的系统功耗被用于驱动时钟网络和触发器。因此减小触发器消耗的功耗对于芯片整体功耗的减小起着至关重要的作用。

根据触发器的工作状态是静态的或是动态的，可以将触发器分为两类：静态触发器和动态触发器。动态触发器主要是通过存储节点电容来存储电荷以达到存储单元信息的目的，当晶体管处于“关状态”(即时钟停止)时，存储在节点电容上的电荷会发生泄漏，因此可能会导致逻辑电平发生错误。相对于动态触发器，静态触发器即便在时钟停止的时候仍然能维持自己的存储状态，节省功耗。所以，虽然在减小动态触发器功耗方面已经有了很多进展，很多减小动态触发器功耗的方案确实有效地减小了触发器的功耗，但是仍然有必要也有需要更多地进行低功耗静态触发器设计的讨论，以期更有效更快地实现功耗的降低这一目标。

在各种触发器中，D触发器是最普遍使用的元件。D触发器可以分为单边沿触发(在时钟的上升沿或者下降沿触发)和双边沿触发(在时钟的上升沿和下降沿都可以存储数据)。相对于单边沿的D触发器，双边沿D触发器可以将数据处理的速率提高一倍，或者在保持数据处理速度不变的情况下将时钟频率减半，因此具有加快数据处理的速度或者减小功耗的优点。

下面介绍现有的现有的静态单边沿D触发器。

如图1所示，传统的静态单边沿D触发器是由两个主从D锁存器组成的主从D触发器，共由16个晶体管构成(其中反相器INV1～INV6都是由两个晶体管构成的)。当时钟停止(即时钟接地)时，电路仍然能够维持住电路输出端Q和QB的逻辑电平，电路显示出了静态触发器的特性。图1中CLK表示时钟信号，CLKB表示CLK信号的反信号，即时钟的非，TN1～TN3表示N型MOS管，TP1表示P型MOS管。

如图2所示的电路是一种伪静态C²MOS触发器。电路显示出了静态的特性，当时钟停止的时候(即时钟接地)时，输出节点可以维持自己的逻辑电平。但是整个电路由20个晶体管构成，相比于前一设计，这一设计会给电路带来额外的功耗增加。所以图3的电路针对这一缺点进行了改善，将C²MOS锁存器换成了两个CMOS传输门(TG1和TG2)，这样就能够克服图2所示电路的缺点，可以改善电路的性能，降低功耗。所述CMOS传输门结构是一个NMOS和一个PMOS管并联所组成的结构，因此其也包括两个晶体管。

虽然图3的电路相比图1、2的两个电路结构在功耗上有很大的改善，但是从晶体管数量(16)上来讲，并没有很有效的面积改善。

图4所示的静态D触发器可以在功耗和面积上同时改善电路的性能。该电路最主要的优点就是整个电路只由10个晶体管构成，减小了芯片的面积，同时能够带来功耗的降低。主锁存器部分由TN1和反相器INV1组成，从锁存器部分由TN2和一个弱反馈环路(INV2、INV3和TG)构成，反馈环路包含了两个反相器INV2和INV3以及一个CMOS传输门。该电路反映出了静态触发器的特性，即使时钟停止，电路输出节点Q和QB也能够维持自己的逻辑电平。

发明内容

(一)要解决的技术问题

本发明要解决的技术问题是：如何进一步提高D触发器的功耗和处理速度。

(二)技术方案

为解决上述技术问题，本发明提供了一种SOI时钟双边沿静态D触发器，包括：上通道和下通道两条数据通道，所述上通道包括N型MOS管TN1、TN2，反相器INV1、INV2、INV3以及CMOS传输门TG1；所述下通道包括N型MOS管TN3、TN4，反相器INV2、INV3、INV4以及CMOS传输门TG2；

TN1、INV1、TN2、INV2、INV3依次连接，且TN1的第一端连接INV1的输入端，INV1的输出端连接TN2的第一端，TN2的第二端连接INV2的输入端，INV2的输出端连接INV3的输入端；TN3、INV4、TN4依次连接，且TN3的第一端连接INV4的输入端，INV4的输出端连接TN4的第一端，TN4的第二端连接INV2的输入端；TG1与TG2并联，且连接于INV2的输入端与INV3的输出端之间；TN1的第二端与TN3的第二端连接，连接点作为所述D触发器得到输入端。