[发明专利]微处理器及其除错方法

说明书

技术领域

本发明涉及一种多核心微处理器，特别是涉及一种监控多核心微处理器的指令执行及其除错方法。

背景技术

目前的微处理器非常复杂，且对其进行除错是个非常困难的工作。微处理器的研发人员通常使用一软件功能模块(software functional model)来模拟微处理器的架构行为，以作为除错工具。相较于Verilog模拟器等其他软件模块，软件功能模块会更有用，因为它更可迅速地模拟大量指令的执行。软件功能模块是根据系统架构来的定义每次执行单一指令，因此可有效地对单核心处理器(single core processor)进行除错。

软件功能模块也可用来对多核心处理器(multi-core processor)进行除错，软件功能模块各别不同的范例会在每核心上被用来模拟指令执行，只要各核心彼此不互相影响，就可模拟的很好。然而，多核心处理器常产生一些错误，而这些错误通常只会出现在多核心之间的存储器存取时，或当各核心彼此共用同一个存储器地址时，如共享一软件信号(software semaphore)时。各核心实质上会在不同时间存取共用的存储器地址，例如，第一核心读取一信号(semaphore)并等待第二核心来写入该信号。除非软件功能模块的两范例执行指令时，非常近似于实际处理器在发生错误时所执行指令的顺序，否则软件功能模块就无法有效地对多核心处理器进行除错。因此亟需提出一种控制被模拟的各核心彼此间执行指令的顺序，其近似于后芯片(post-silicon)的多核心处理器的顺序。

发明内容

本发明揭示一微处理器的除错方法，其中微处理器具有多个核心。所述的方法包括：使微处理器去执行指令的一实际执行(actual execution)，并从微处理器获得一心跳信息，其明确指出各核心彼此间执行指令的一实际执行顺序(actual execution sequence)。所述的方法也包括，命令一软件功能模块的多个相关范例根据实际执行顺序来执行指令，以产生指令执行的模拟结果。所述的方法还包括比较模拟结果与指令执行的实际结果，以判断两者是否符合。

本发明复揭露一种微处理器，其包括多个核心，每一个核心会输出一指令执行指示(instruction execution indicator)，用来指示各核心在每一时钟期间，所执行的指令数目。微处理器还包括一心跳产生器(heartbeat generator)，其从每个核心接收指令执行指示。心跳产生器用来对每一个在外部总线上的处理核心产生一心跳指示(heartbeat indicator)，以回应指令执行指示，而心跳指示则指出了每一核心在外部总线的每个时钟周期中，所执行的指令数量。

本发明又揭示一微处理器，其包括多个核心，每一个核心会产生一指令执行指示(instruction execution indicator)，用来指示各核心在每一时钟周期期间，所执行的指令数目。微处理器又包括一储存阵列(memory array)，其储存在一段时钟周期期间中，各核心所产生的指令执行指示。微处理器还包括一总线接口单元(bus interface unit)，其耦接于微处理器外部的一总线。总线接口单元用来将储存于储存阵列中的指令执行指示，写入至微处理器外部的一存储器中。

附图说明

图1为本发明所揭示的具有双核心处理器的计算机系统的功能方块图。

图2为本发明所揭示的软件功能模块模拟环境的功能方块图。

图3为本发明所揭示的图2的操作模拟环境的方法流程图。

图4为本发明所揭示的双核心处理器的一具体实施例的功能方块图。

图5为本发明所揭示的依据图4实施例的速率控制器的操作例示表。

图6为本发明所揭示的双核心处理器的另一具体实施例的功能方块图。

图7为本发明所揭示的依据图6实施例的速率控制器的操作例示表。

图8为本发明所揭示的双核心处理器的又一具体实施例的功能方块图。

图9为本发明所揭示的依据图8实施例的速率控制器的操作例示表。

图10为本发明所揭示的双核心处理器的再一具体实施例的功能方块图。

图11为本发明所揭示的依据图10实施例的速率控制器的操作例示表。

图12为本发明所揭示的双核心处理器的更一具体实施例的功能方块图。

图13为本发明所揭示的依据图12实施例的速率控制器的操作例示表。

图14为本发明所揭示的图2的操作模拟环境的方法流程图。