[发明专利]互连结构的制造方法

说明书

技术领域

本发明涉及半导体技术领域，更为具体的，本发明涉及一种互连结构的制造方法。

背景技术

半导体制造工艺是一种平面制造工艺，其在同一衬底上形成大量各种类型的复杂器件，并互相连接以具有完整的电子功能。在这一制造过程中，常需要在衬底上形成大量的沟槽，其可通过填充金属形成金属互连结构。

随着对超大规模集成电路高集成度和高性能的需求逐渐增加，半导体技术向着65nm甚至更小特征尺寸的技术节点发展，而芯片的运算速度明显受到金属导电所造成的电阻电容延迟的影响。为了改善集成电路的性能，利用具有低电阻率、优良抗电迁移能力等优点的铜代替铝作为半导体内的金属互连线可降低金属互连线电阻。

另一方面，利用低介电常数介电层或是超低介电常数介电层作为金属层间介电层，可以有效降低电容。铜双镶嵌技术搭配低介电常数材料所构成的金属层间介电层(inter metal dielectric，IMD)是目前最受欢迎的互连结构工艺组合，其能够有效改善电阻电容延迟的现象，势必将成为下一代半导体工艺的标准互联技术。

现有技术中一种制造互连结构的方法如图1所示，包括：S100，提供半导体衬底，所述半导体衬底上形成有低介电常数层间介质层；S101，刻蚀所述低介电常数层间介质层至暴露出半导体衬底，以形成沟槽；S102，沉积铜金属，所述铜金属填满沟槽并覆盖沟槽两侧的低介电常数层间介质层；S103，采用化学机械研磨平坦化所述铜金属，至暴露出所述低介电常数层间介质层。

利用图1中互连结构制造方法所制造互连结构如图2所示，包括：半导体衬底101，半导体衬底101上的低介电常数层间介质层105和填充于低介电常数层间介质层105沟槽内的铜金属107。然而，由于利用图1中制造方法形成的互连结构时，低介电常数层间介质层105上表面与化学机械研磨的研磨剂发生反应，使得低介电常数层间介质层105上表面的介电常数增加，导致所制造半导体器件电阻电容延迟增加，影响所制造半导体器件的电学性能。

在公开号为CN101752298A的中国专利申请中，公开了更多关于互连结构的制造方法。

发明内容

本发明解决的问题是提供一种互连结构的制造方法，以形成电阻电容延迟较小的互连结构，提高所制造半导体器件的电学性能。

为解决上述问题，本发明提供了一种互连结构的制造方法，包括：提供半导体衬底，所述半导体衬底上依次形成有低介电常数层间介质层和牺牲层；刻蚀所述低介电常数层间介质层和牺牲层至暴露出半导体衬底，以形成沟槽；沉积铜金属，所述铜金属填满沟槽并覆盖沟槽两侧的牺牲层；采用化学机械研磨平坦化所述铜金属和牺牲层，以去除部分牺牲层和部分牺牲层内的铜金属；采用灰化工艺去除剩余的牺牲层。

可选的，所述低介电常数层间介质层为黑钻石。

可选的，所述牺牲层为可灰化材料，厚度范围为100埃至500埃。

可选的，所述可灰化材料为非晶质碳。

可选的，所述低介电常数层间介质层与牺牲层之间还形成有停止层。

可选的，所述停止层与牺牲层的材料不相同，所述停止层的厚度范围为10埃至100埃。

可选的，所述停止层为SiO₂、Si₃N₄或氮掺杂碳化硅。

可选的，所述剩余的牺牲层的厚度范围为50埃至150埃。

可选的，所述灰化工艺为干法灰化。

与现有技术相比，本发明具有以下优点：通过在互连结构中的低介电常数层间介质层上沉积牺牲层来避免化学机械研磨中的研磨剂与低介电常数层间介质层接触，防止低介电常数层间介质层与研磨剂发生化学反应而导致的低介电常数层间介质层介电常数增加，减小所制造互连结构的电阻电容延迟，提高了所制造半导体器件的性能。

附图说明

图1是现有工艺中互连结构制造方法的流程图；

图2是现有工艺制造的互连结构的剖面结构示意图；

图3是本发明互连结构制造方法流程图示意图；

图4～图11为本发明第一实施例的各阶段剖面结构示意图；

图12～图22为本发明第二实施例的各阶段剖面结构示意图。

具体实施方式

为使本发明的上述目的、特征和优点能够更加明显易懂，下面结合附图对本发明的具体实施方式做详细的说明。

在下面的描述中阐述了很多具体细节以便于充分理解本发明，但是本发明还可以采用其他不同于在此描述的其它方式来实施，因此本发明不受下面公开的具体实施例的限制。