[发明专利]高电压静电放电防护用的自我检测装置及其制造方法

说明书

技术领域

本发明的实施例一般是有关于半导体装置及其制造方法，且特别是有关于一种高电压静电放电(ESD)防护用的自我检测装置及其制造方法。

背景技术

目前在电子装置制造的几乎所有实施样态中，存在有一朝向缩小装置尺寸的进行中的趋势。当较小与较大的两个装置具有实质上相同的能力时，较小的电子装置倾向于比较大及更庞大的电子装置较受到欢迎。因此，能制造较小的元件将清楚地倾向于帮助合并那些元件的较小装置的生产。然而，多数的现代化电子装置需要电子电路以执行致动功能(例如，切换装置)与数据处理或其它决定的功能。使用关于这些双重功能的低电压互补式金属氧化物半导体(CMOS)技术可能不一定来得实用。因此，高电压(或高功率)装置亦已经被发展以处理多数的应用，于此的低电压操作并不实用。

典型的高电压装置的静电放电(ESD)性能常取决于总宽度与表面或相对应装置的横向规则。因此，ESD性能对于较小装置而言可能一般来得更关键。高电压装置一般具有包含低导通状态电阻(Rdson)、高击穿电压及低保持电压的特征。低导通状态电阻可能倾向于在一ESD事件期间，使一ESD电流更有可能集中于一装置的表面或漏极边缘。高电流与高电场可能导致于这一种装置的一表面接合区域的物理毁坏。基于低导通状态电阻的典型需求，表面或横向规则似乎无法被增加。因此，ESD防护可为一项挑战。

高电压装置的高击穿电压特征一般意味着击穿电压是高于操作电压，而触发电压(Vtl)是高于击穿电压。因此，在一ESD事件期间，高电压装置的内部电路在高电压装置导通以供ESD防护用之前，可能处于损坏的风险。高电压装置的低保持电压特征，亦还没有解决与一通电峰值电压或一突波电压相关的不必要噪声可能被触发或一闭锁可能产生在正常操作期间的可能性。由于电场分布可能对配线(routing)敏感，以能使ESD电流可能会在一ESD事件期间集中于表面或漏极边缘的事实，高电压装置亦可经历场板效应(field plate effect)。

为了改善相关于ESD事件的高电压装置性能，一项已被实施的技术涉及掩模与其它工艺的附加使用以构建一较大尺寸的二极管在双载子结晶体管(BJT)元件之内，及/或增加MOS晶体管的表面或横向规则。其它用以改善性能的尝试已经包含外部ESD侦测电路的使用。

因此，可能需要发展一种改善的结构以提供ESD电阻。

发明内容

某些实施例是因此有关于一种高电压ESD防护用的自我检测装置。在某些情况下，可由一自我检测装置提供ESD防护，自我检测装置可由标准BCD(双载子互补金属氧化物半导体(BiCMOS)扩散金属氧化物半导体(DMOS))工艺制造。于某些实施例中，ESD防护可涉及一种EPI工艺。

于一实施例中，提供一种高电压静电放电(ESD)防护装置(使用于此的「示范」，指的是「当作一个例子、实例或例证」)。高电压ESD防护装置可包含一衬底、一N型阱区及一P型阱区。N型阱区配置对应于衬底的一第一部分并具有两个配置于其的一表面的N+区段，P型阱区配置接近衬底的一第二部分并具有一P+区段与一N+区段。两个N+区段可彼此隔开且每个区段可关联至装置的一阳极。N+区段可关联至装置的一阴极。一接触部可配置于一在两个N+区段之间的空间中并连接至P+区段。接触部可形成一寄生电容，其结合一个联合N+区段形成的寄生电阻，提供自我侦测以高电压ESD防护用。

于另一实施例中，提供一种方法。方法包含以下步骤。提供一衬底。提供一N型阱区，配置成对应于衬底的一第一部分并具有两个配置于其的一表面的N+区段。两个N+区段彼此隔开且每个都关联至装置的一阳极。提供一P型阱区，配置成接近衬底的一第二部分并具有一P+区段与一N+区段。N+区段关联至装置的一阴极。提供一接触部配置于一在两个N+区段之间的空间中并连接至P+区段。接触部形成一寄生电容，其与形成于N+区段关联的一寄生电阻连接而提供自我侦测以供高电压ESD防护用。

为了对本发明的上述及其它方面有更佳的了解，下文特举较佳实施例，并配合所附图式(不一定依据比例绘制)，作详细说明如下。

附图说明

图1显示可被采用于典型的ESD侦测结构的例示电路的方块图。

图2显示一种依据一实施例的可被采用以提供ESD防护而不需外部元件的例示电路的方块图。

图3显示使用一自我侦测ESD装置来提供高电压ESD防护的一实施例的结构的剖面图。

图4显示使用一自我侦测ESD装置来提供高电压ESD防护的一替代实施例的结构的剖面图。

图5显示关于图3的实施例的例示布局的俯视图。