[发明专利]一种基于FPGA的误码测试系统

说明书

技术领域

本发明涉及通信领域，尤其涉及一种基于FPGA的误码测试系统。

背景技术

在信息高速发展的今天，通信无疑已经成为人们生活中不可缺少的部分。尤其是数字通信，它以抗干扰能力强，高质量的远距离传输，以及便于与计算机连接，易于加密等优点已经成为现代信息传输的重要手段，而且随着大规模集成电路的广泛应用，使得数字通信得到了突飞猛进的发展。其传输的可靠性则显得尤为重要。与此同时，由于集成电路的发展，FPGA也得到了飞速发展，应用范围越来越广，但由于整体成本还是比较高，FPGA主要应用于航天航空，仪器制造，通信等高端领域。由于集成电路工艺的进步和提高，60nm，40nm，甚至28nm工艺已经成熟的运用在FPGA制造上。而要把信源从发送端传输到接收端，比如远距离传输中，可能是位于地球的另外一端，或者卫星信号，实现可靠传输，传输中的误码率即成了衡量数字通信系统的重要指标。所谓误码率是指在传输过程中发生误码的概率，实际工程中的计算方法是取一段足够长的传输时间，求这段时间内接收码元中误码的个数与接收的总码元个数之比。误码率的大小由通路的系统特性和信道质量决定，要定量了解系统的运行质量，就需要对其误码率进行测量。现有技术中常见序列同步方法有滑动相关法，序列相关法和SAW器件捕捉法等。但是这些方法都存在实现结构复杂，同步时 间长等缺点。

发明内容

本发明的目的就在于提供一种基于FPGA的误码测试方法，该方法能灵活、快速的对数字通信过程中的误码进行测试。

为了实现上述目的，本发明采用的技术方案是这样的：一种基于FPGA的误码测试系统，所述系统包括包括码元序列同步模块、误码计数器、用户码产生模块和PRBS模块；

其中码元序列同步模块用于实现接收码元与本地码元的同步；其中误码计数器用于统计某个时间段的码元错误数；用户码产生模块用于产生用于自定义码；PRBS模块产生PRBS码元。

根据本发明的实施例，该系统还包括误码插入模块，用于发送端向数据中插入误码。

根据本发明的实施例，FPGA和上位计算机之间的通行通过MCU通信。

根据本发明的实施例，所述PRBS模块包括两个PRBS码生成器，其中一个用于产生发射的码流，另外一个PRBS码生成器用于产生与接收到得码流比较的PRBS码源序列。

根据本发明的实施例，所述PRBS码生成器采用64路并行，相位逐位差1个相位的并行的PRBS序列，生成相位固定的64路的PRBS码。

根据本发明的实施例，所述PRBS码生成器产生PRBS序列符合PRBS发生方程式。

根据本发明的实施例，所述PRBS码生成器产生的是m序列，m从3到31。

根据本发明的实施例，所述用户码产生模块用于产生用户定义码，用户自 定义数据最大长度为512bit，最小长度为4bit。

根据本发明的实施例，在接收到测试数据以后，通过码元序列同步模块来实现接收码元与本地码元的同步。

根据本发明的实施例，所述码元序列同步模块同步PRBS序列过程包括：

同步捕获状态机发出PRBS序列装载脉冲，把接收到的PRBS码元序列做为种子装载到本地的PRBS码生成器中；

本地的PRBS码并行电路就会产生与接收到得PRBS码镜像的码元，镜像码元和接收码元在相位上会相差若干个时钟，把收端码元采用延时电路，使得接收的PRBS和本地的新产生PRBS码元时钟上同步。

根据本发明的实施例，所述码元序列同步模块同步PRBS序列过程通过延时实现：延时后的接收的PRBS码和本地产生的PRBS码送到比较器中取异或，然后发出开始统计误码个数脉冲，延时一定时间后，及等待数个接收时钟之后，此时及接收到总码元数等于时钟数乘上并行的路数，同时读取统计的误码个数，如果误码率大于设定的最大的误码或者是门值，则重新发出同步装载脉冲，直到误码率小于给定的门值为止。

根据本发明的实施例，所述误码计数器包括：一路信号对时钟计数，一路信号对误码一个时钟下的误码总数计数，误码计算分为总码元计算和误码数计算，误码率等于累加的误码数/(时钟*并行路数)。

作为本发明的优选，所述误码插入模块在发送端的64路并行数据中最末一位固定与1异或。

作为本发明的优选，MCU和FPGA之间的连接方式通过虚拟并口EPP、RS串口或IIC模式。

作为本发明的优选，所述PRBS码时钟为在155MHz～185MHz。