[发明专利]MOS晶体管栅极电阻测试结构

说明书

技术领域

本发明涉及半导体测试技术，特别涉及一种量化栅极电阻对器件特性影响的测试结构。

背景技术

随着MOS(Metal-Oxide-Semiconductor，金属氧化物半导体)晶体管尺寸的缩小，栅极电阻对MOS晶体管特性的影响逐渐增大，特别是在45纳米及以下工艺，在MOS晶体管模型建立时需要将该因素引入。

考虑栅极电阻对MOS晶体管特性的影响时，MOS晶体管的模型如图2所示，主要是在MOS晶体管栅极上加一个电阻元件Rg，该电阻元件Rg可表示为MOS晶体管的沟道长度L、沟道宽度W、温度T的函数：Rg＝Func(W，L，T)。

但基于现有技术，无法直观地得到该电阻元件Rg的函数式中的各系数。

发明内容

本发明要解决的技术问题是提供一种MOS晶体管栅极电阻测试结构，利用该MOS晶体管栅极电阻测试结构，能较直观地得到考虑栅极电阻对MOS晶体管特性的影响时，MOS晶体管的模型中的电阻元件Rg的函数式中的各系数。

为解决上述技术问题，本发明的MOS晶体管栅极电阻测试结构，包括m组MOS晶体管；

每一组MOS晶体管包括n个不同沟道宽度的MOS晶体管；

同一组MOS晶体管具有相同沟道长度；

不同组MOS晶体管具有不同沟道长度；

各MOS晶体管的类型相同；

m、n为正整数。

第e组MOS晶体管的沟道长度L_e＝L_min+e*ΔL，L_min为最小沟道长度，ΔL为沟道长度差值，e为大于等于0小于等于m-1的整数。

同一组MOS晶体管中第f个MOS晶体管的沟道宽度W_f＝W_min+f*ΔW，W_min为最小沟道宽度，ΔW为沟道宽度差值，f为大于等于0小于等于n-1的整数。

各组MOS晶体管的沟道长度可以小于等于0.5um。

各MOS晶体管的沟道宽度可以大于等于1um。

可以取n≥3。

同一组MOS晶体管可以定义在同一条多晶硅。

同一组MOS晶体管可以沿沟道宽度方向排成一列。

每个MOS晶体管的栅极、源极和衬底共接。

同一组中的n个MOS晶体管，其源、漏端有源区的宽度相同。

同一组中的n个MOS晶体管，其衬底端引出的有源区距离源、漏端有源区的间距相同。

同一组中的n个MOS晶体管，其栅极引出端多晶硅距离源、漏端有源区的间距相同。

各MOS晶体管各端的金属利用多层金属堆叠。

各MOS晶体管的沟道到阱的两侧边界的距离相同。

各MOS晶体管的沟道到阱的两侧边界的距离大于等于10um。

各MOS晶体管的类型同为N型或同为P型。

所述MOS晶体管栅极电阻测试结构放置于硅片上的测试芯片内或划片槽区域。

本发明的MOS晶体管栅极电阻测试结构，可以通过测试获得各沟道长度的n个不同沟道宽度的P型或N型MOS晶体管的电参数特性(阈值电压Vth，饱和电流Idsat)和栅极电阻之间的实测关系曲线，利用所述测试获得的各沟道长度的n个不同沟道宽度的P型或N型MOS晶体管的电参数特性(阈值电压Vth，饱和电流Idsat)和栅极电阻之间的实测关系曲线，通过拟合可以提取到该P型或N型MOS晶体管的模型中的电阻元件Rg的函数式Rg＝Func(W，L，T)中的各系数。利用本发明的MOS晶体管栅极电阻测试结构，可以直观地得到，考虑栅极电阻对MOS晶体管特性的影响时，MOS晶体管的模型中的电阻元件Rg的函数式中的各系数，从而得到MOS晶体管的模型中电阻元件Rg的具体函数式，以量化栅极电阻对MOS晶体管器件特性的影响。

附图说明

下面结合附图及具体实施方式对本发明作进一步详细说明。

图1是本发明的MOS晶体管栅极电阻测试结构的同一组MOS晶体管一实施例示意图；

图2是考虑栅极电阻对MOS晶体管特性的影响时的MOS晶体管的模型示意图。

具体实施方式

本发明的MOS晶体管栅极电阻测试结构，包括m组MOS晶体管，每一组MOS晶体管包括n个不同沟道宽度的MOS晶体管，同一组MOS晶体管具有相同沟道长度，不同组MOS晶体管具有不同沟道长度，各MOS晶体管的类型相同(同为N型或同为P型)，m、n为正整数；