[发明专利]移位寄存器单元及液晶显示器栅极驱动装置

说明书

技术领域

本发明涉及液晶显示器驱动技术，尤其涉及一种移位寄存器单元及液晶显示器栅极驱动装置。

背景技术

现有技术中移位寄存器单元包括10个薄膜晶体管，如图1所示其中，第一薄膜晶体管M1的栅极和漏极均与移位寄存器起始信号输入端INPUT-1连接；第二薄膜晶体管M2的漏极与第一薄膜晶体管M1的源极连接，第二薄膜晶体管M2的栅极与复位信号输入端RESETIN连接，第二薄膜晶体管M2的源极与低电平信号输入端VSSIN连接；第三薄膜晶体管M3的漏极与第一时钟信号输入端CLKIN连接，第三薄膜晶体管M3的栅极与第一薄膜晶体管M1的源极连接，第三薄膜晶体管M3的源极与信号输出端OUT连接；第四薄膜晶体管M4的栅极与复位信号输入端RESETIN连接，第四薄膜晶体管M4的漏极与第三薄膜晶体管M3的源极连接，第四薄膜晶体管M4的源极与低电平信号输入端VSSIN连接；第五薄膜晶体管M5的栅极和漏极均与第二时钟信号输入端CLKBIN连接，第五薄膜晶体管M5的源极与第七薄膜晶体管M7的栅极连接，第六薄膜晶体管M6的栅极与第一薄膜晶体管M1的源极连接，第六薄膜晶体管M6的漏极与第五薄膜晶体管M5的源极连接，第六薄膜晶体管M6的源极与低电平信号输入端VSSIN连接，第七薄膜晶体管M7的漏极与第二时钟信号输入端CLKBIN连接，第七薄膜晶体管M7的源极分别与第九薄膜晶体管M9的栅极和第十薄膜晶体管M10的栅极连接，第八薄膜晶体管M8的栅极与第一薄膜晶体管M1的源极连接，第八薄膜晶体管M8的漏极与第七薄膜晶体管M7的源极连接，第八薄膜晶体管M8的源极与低电平信号输入端VSSIN连接，第九薄膜晶体管M9的漏极与第一薄膜晶体管M1的源极连接，第九薄膜晶体管M9的源极与低电平信号输入端VSSIN连接，第十薄膜晶体管M10的漏极与第三薄膜晶体管M3的源极连接，第十薄膜晶体管M10的源极与低电平信号输入端VSSIN连接。第一薄膜晶体管M1的源极、第二薄膜晶体管M2的漏极、第九薄膜晶体管M5的漏极、第六薄膜晶体管M6的栅极、第八薄膜晶体管M8的栅极和第三薄膜晶体管M3的栅极的汇聚处为PU结点，第七薄膜晶体管M7的源极、第八薄膜晶体管M8的漏极、第九薄膜晶体管M9的栅极和第十薄膜晶体管M10的栅极的汇聚处为PD_ck结点，第五薄膜晶体管M5的源极和第七薄膜晶体管M7的栅极的汇聚处为PD_CN_ck结点。

如图2所示为图1移位寄存器单元的时序图，图1中，移位寄存器起始信号输入端INPUT-1输入起始信号INPUT，第一时钟信号输入端CLKIN输入第一时钟信号CLK，第二时钟信号输入端CLKBIN输入第二时钟信号CLKB(第一时钟信号为第二时钟信号的反相信号)，低电压信号输入端VSSIN输入低电压信号VSS，复位信号输入端RESETIN输入复位信号RESET，信号输出端OUT输出栅极驱动信号OUTPUT。图2中没有示出低电压信号VSS，低电压信号VSS是一个一直保持低电平的信号。该移位寄存器去除噪声的晶体管只在CLKB为高电平时打开，无法在CLK为高电平时打开去噪声，使得移位寄存器去噪声能力相对较弱，从而影响移位寄存器的工作稳定性。

发明内容

本发明的目的是针对现有技术中存在的移位寄存器无法在CLK为高电平时去噪声的问题，提供一种移位寄存器单元及液晶显示器栅极驱动装置。

为实现上述目的，本发明提供了一种移位寄存器单元，包括：

第一薄膜晶体管，其栅极与移位寄存器起始信号输入端连接，漏极和第一输入端连接，第一输入端为当移位寄存器起始信号输入端为高电平时，端口电平也为高电平的端口；

第二薄膜晶体管，其漏极与所述第一薄膜晶体管的源极连接，栅极与复位信号输入端连接，源极与低电平信号输入端连接；

第三薄膜晶体管，其漏极与第一时钟信号输入端连接，栅极与所述第一薄膜晶体管的源极连接，源极与信号输出端连接；

第四薄膜晶体管，其漏极与所述第三薄膜晶体管的源极连接，栅极与所述复位信号输入端连接，源极与所述低电平信号输入端连接；

第一时钟信号输入端和第二时钟信号输入端；

与第一时钟信号端和第二时钟信号端一一对应设置的第一噪声消除处理电路和第二噪声消除处理电路，每个所述噪声消除处理电路均包括：

控制电路，与对应的时钟信号输入端、第一薄膜晶体管的源极以及低电平信号输入端连接，用于在对应的时钟信号输入端输出高电平信号，而第一薄膜晶体管的源极处于低电平时，输出一控制信号；