[发明专利]正交下变频接收机I、Q通道信号失配校准装置有效

专利信息
申请号: 201110076268.X 申请日: 2011-03-29
公开(公告)号: CN102185622A 公开(公告)日: 2011-09-14
发明(设计)人: 池保勇;徐阳;祁楠;王志华 申请(专利权)人: 清华大学
主分类号: H04B1/30 分类号: H04B1/30
代理公司: 北京众合诚成知识产权代理有限公司 11246 代理人: 朱琨
地址: 100084 北京市*** 国省代码: 北京;11
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摘要:
搜索关键词: 正交 变频 接收机 通道 信号 失配 校准 装置
【说明书】:

技术领域

发明属于变频接收机校准技术领域,特别涉及一种正交下变频接收机I、Q通道信号失配校准装置。

背景技术

现代无线接收机中,低中频结构和零中频结构被广泛采用,射频信号经过正交下变频产生同相I、正交Q两路通道信号,经过后续信号处理消除接收机镜像频率处信号,从而省去了下变频前的镜像抑制滤波器。由于I、Q两路通道信号存在幅度和相位失配,这时后续信号处理电路无法完全抑制镜像信号,有用信号仍会受到镜像信号的干扰,造成误码率上升,降低接收机的性能。对于低中频接收机,由于中频频率不为零,镜像信号和有用信号不在同一信道内,它们的能量大小不可预知,镜像信号能量可能比有用信号高50-70dB;对于零中频接收机,镜像信号就是有用信号本身,它们具有相同的能量,接收机对镜像抑制的要求比低中频接收机略低,但是高性能零中频接收机仍需要25dB以上的镜像抑制率。这些都对I、Q两路通道信号的匹配提出了要求。

考虑到I、Q两路通道信号失配程度随时间变化缓慢,可采用数字或者模拟电路的方法对I、Q通道信号存在的不匹配程度进行校准,以降低I、Q两路通道信号的失配产生对接收机性能的影响。

发明内容

本发明的目的在于提出一种正交下变频接收机I、Q通道信号失配校准装置,该正交下变频接收机I、Q通道信号失配校准装置用于补偿正交下变频接收机中同相I、正交Q两路通道信号的幅度和相位失配,增加接收机的镜像抑制率,从而降低接收机误码率,提高接收机性能。

一种正交下变频接收机I、Q通道信号失配校准装置,其特征在于,所述正交下变频接收机I通道和Q通道采用相同结构的校准模块,校准模块包括晶体管、定值电阻和做校准用的可调电阻,具体结构如下:

所述I通道校准模块Ical中第一信号输入端1接I通道第一信号输入I’p,第二信号输入端2接I通道第二信号输入I’n,第一校准输入端3、第二校准输入端4分别接Q通道的第三信号输入Q’p、第四信号信号输入Q’n;I通道的第一信号输出端5接第一信号输出I”p、第二信号输出端6接第二信号输出I”n;

所述Q通道校准模块Qcal中第三信号输入端7接Q通道第三信号输入Q’p、第四信号输入端8接Q通道第四信号输入Q’n,第三校准输入端9、第四校准输入端10分别接I通道第一信号输入I’p、I通道第二信号输入I’n,Q通道第三信号输出端19接第三信号输出Q”p、第四信号输出端20接第四信号输出Q”n;

校准模块含有:

NMOS晶体管(M1),栅极接第一信号输入电压(Vip),源极接第六偏置电流源(I6)和NMOS晶体管(M12)漏极,NMOS晶体管(M1)漏极接第二信号输出电压(Von);

NMOS晶体管(M2),栅极接第二信号输入电压(Vin),源极接第七偏置电流源(I7)和NMOS晶体管(M11)漏极,NMOS晶体管(M2)漏极接第一信号输出电压(Vop);所述NMOS晶体管(M1)、NMOS晶体管(M2)源极之间接第三可调电阻(Rsg);

PMOS晶体管(M3),栅极接第一校准输入电压(Vcalp),源极接第一偏置电流源(I1),漏极接第二信号输出电压(Von);

PMOS晶体管(M4),栅极接第二校准输入电压(Vcaln),源极接第二偏置电流源(I2),漏极接第一信号输出电压(Vop);PMOS晶体管(M3)和PMOS晶体管(M4)源极之间接第一可调电阻(Rsp1);

PMOS晶体管(M5),栅极接第二校准输入电压(Vcaln),源极接第三偏置电流源(I3),漏极接第二信号输出电压(Von);

PMOS晶体管(M6),栅极接第一校准输入电压(Vcalp),源极接第四偏置电流源(I4),漏极接信号第一信号输出电压(Vop);PMOS晶体管(M5)和PMOS晶体管(M6)源极之间接第二可调电阻(Rsp2);

第一负载电阻(Rl1)的一端接第二信号输出电压(Von),另一端接PMOS晶体管(M8)栅极;

第二负载电阻(Rl2)的一端接第一信号输出电压(Vop),另一端接PMOS晶体管(M8)栅极;

PMOS晶体管(M7),栅极接共模输入电压(Vcm),源极接第五偏置电流源(I5),漏极接NMOS晶体管(M10)栅极和漏极;

PMOS晶体管(M8),栅极接第一负载电阻(Rl1)与第二负载电阻(Rl2)的一端,源极接第五偏置电流源(I5),漏极接NMOS晶体管(M9)栅极与漏极;

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