[发明专利]半导体器件和半导体器件组件

说明书

相关申请的交叉引用

包括说明书、说明书附图和说明书摘要、于2010年3月31日提交的日本专利申请No.2010-82465的公开内容的全文通过引用并入本文。

技术领域

本发明涉及半导体器件和半导体器件组件并且具体地涉及并入磁阻元件的半导体器件和半导体器件组件。

背景技术

作为比如用于存储的半导体集成电路之类的半导体器件，已经常规地广泛使用DRAM(动态随机存取存储器)和SRAM(静态随机存取存储器)。MRAM(磁随机存取存储器)是通过磁性来存储信息的器件并且在高速操作、抗改写性、非易失性等上优于其它存储器技术。

MRAM并入利用TMR(隧道磁阻)效应的称为MTJ(磁隧道结)元件的磁阻元件并且通过磁阻元件的磁化状态来存储信息。磁阻元件布置于如下区域中，在这些区域中，例如在一个方向上延伸的数字线和在与之基本上正交的方向上延伸的位线彼此相交并且形成为阵列配置。在各磁阻元件中，在两个磁层之间层叠有隧道绝缘膜。各磁阻元件包括如下层，该层的磁化方向因经过数字线和位线的电流所生成的磁场而变化。磁阻元件存储这一磁化方向作为信息。磁阻元件的电阻根据这一层的磁化方向而变化。通过检测经过磁阻元件的电流因这一电阻变化所致的改变来检测磁阻元件中存储的信息。

一般而言，包括导磁率高的如下膜的包层布置于如位线之类的布线的侧表面和上表面之上，该膜包括由高导磁率材料形成的薄膜。这是为了在上文提到的半导体器件中向磁阻元件密集供应由经过位线等的电流生成的磁场。还为了屏蔽向该磁阻元件供应的磁场以免受由经过除了所需位线之外的位线等的电流生成的磁场。

例如在日本待审专利公开No.2009-38221(专利文献1)中描述的半导体器件中，高导磁率膜形成于各磁存储器元件的位线上方而其间有绝缘膜。如上文提到的布置于位线上方的高导磁率膜具有的作用在于阻挡由经过除了相关位线之外的位线的电流生成的磁场(外部磁场)，从而实现如下效果：抑制了在布置于位线之下的磁阻元件受外部磁场影响时出现的问题。

例如在美国2004/0032010A1(专利文献2)中描述的半导体器件中，由非晶态软磁材料形成的屏蔽层(等效于高导磁率膜)布置于MRAM器件上方。如上文提到的由非晶态软磁材料形成的层具有的作用在于抑制由于涡电流或者铁磁共振引起的导磁率的下降并且抑制MRAM器件功能的退化。

[专利文献1]

日本待审专利公开No.2009-38221

[专利文献2]

美国2004/0032010A1

发明内容

在上文提到的半导体器件中，在平面中观察形成两个区域。一个区域是存储器单元部分(存储器单元区域)，其中布置多个磁阻元件，并且布置多个位线、数字线等使得它们彼此相交。另一区域是外围电路部分(外围区域)，该部分是除了存储器单元部分之外的区域并且布置于存储器单元部分的外区域中。

存储器单元部分是如下区域，其中向磁阻元件写入信息并且读取向各磁阻元件写入的信息。外围电路部分是用于进行以下处理的区域：从布置于存储器单元部分中的多个磁阻元件之中选择将读取或者写入数据的所需磁阻元件；并且通过电极焊盘向外部负载供应电流或者存储器单元部分中的电信息。如在日本待审专利公开No.2009-38221中公开的那样，例如在包括半导体器件的层的层叠方向(竖直方向)上采取以下措施：与位线类似的布线按照与位线基本上相同的高度布置于外围电路部分中。

然而在日本待审专利公开No.2009-38221中公开的半导体器件中，尽管高导磁率膜布置于存储器单元部分中的位线上方，但是未采取以下措施：高导磁率膜布置于外围电路部分中的布线上方(高度与位线基本上相同)。

参照US 2004/0032010A1中描述的半导体器件，仅公开了存储器单元部分，而未公开外围电路部分。然而在这一专利公开中明确指出屏蔽层布置于MRAM器件正上方和正下方及其邻近处。还参照这一半导体器件，因此认为屏蔽层未布置于外围电路部分中。

在上文提到的情况下，高导磁率膜仅布置于存储器单元部分中的布线上方，而高导磁率膜未布置于外围电路部分中的布线上方。在这些情况下，如杂散磁场之类的外部磁场(来自半导体芯片外部的磁场)可能对储存器单元部分的磁阻元件具有影响。更可能的是它尤其对在存储器单元部分的存储器单元端部邻近的区域中布置的磁阻元件具有影响。